[verilog]inout port的用法

celadon

當enable==1時，我要送資料進去  input
當enable==0時，將運算後的資料送出來 output

請問要怎麼怎麼用enable控制inout port?

jerryyao

assign out = (enable) ? 1'bz : data;

sieg70

module bidir_port(oe, clk, bidir)

input oe;   // 即你所寫的oe
input clk;
inout bidir;

wire a;   // 要丟出去的資料
1 w6 Y( P! o/ creg b;    // 讀資料進來處理的位置

1 @# c5 z8 K% u8 B
) R& M" X  f1 A: G$ U3 nassign bidir = oe ? a : 1'bZ;

& z4 x' r& m' {% ]8 L2 kalways @(posedge clk)
- t8 w+ H- n( @! k0 k- T+ rbegin
3 I4 i3 v6 t( s* @  b <= birdir;
end