[verilog]inout port的用法

celadon · 發表於 2008-8-20 22:16:56

當enable==1時，我要送資料進去 input
當enable==0時，將運算後的資料送出來 output

請問要怎麼怎麼用enable控制inout port?

jerryyao · 發表於 2008-8-24 13:26:03

assign out = (enable) ? 1'bz : data;

sieg70 · 發表於 2008-8-26 08:21:14

module bidir_port(oe, clk, bidir)

input oe; // 即你所寫的oe
input clk;
inout bidir;

wire a; // 要丟出去的資料
reg b; // 讀資料進來處理的位置

assign bidir = oe ? a : 1'bZ;

always @(posedge clk)
begin
b <= birdir;
end

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[問題求助] [verilog]inout port的用法