關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?

! F4 q4 G# h' c# ~7 H( V) `5 H& @[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
module buffer(
input I,
8 _3 @- s/ U8 E) m2 Eoutput O
5 F% F# r( H3 w. i" t0 P0 n$ t$ Y);
  assign O = I;
endmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0
! k; T# K! ^2 S7 b; |
. w8 ~- R9 J) X  P6 A3 \( W2樓大哥說的也行.................

allan0915

恩
這個很簡單
書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
這樣可以再合成後看到一各
不然你寫成LATCH也形
" O! ?0 i/ o  Y如果只是確認延遲狀態而加BUFFER
6 x0 J7 K4 E) ~, ^  t4 M& L你乾脆加各延遲比較快 又不會增加design 的gate

[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin


    受教了~謝謝!!
6 a- d. C% z2 P3 J# o7 K* t1 t    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊
. i8 ^5 O$ Q, p7 f
% k5 ]' r/ \& A3 _% n! D. n3Q~~~~~~~~~~~~

syuan08

感謝大大分享的資訊
! |. B! @( m) J( ~% X
3 D& o& K+ }3 I( A0 X: I( |3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
不然板子會自動將電路做優化~
: f7 |6 e1 b" d( G9 |串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
9 n  R, I+ n8 ]如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
剛好也想找解法