關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
/ h' Q8 _1 n# L. K% v$ |7 Z請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?
8 _4 W5 Y; J/ X: P. N: C
  P+ G' S$ Z: [& w3 g) s[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
9 T$ x) @" Z- F+ W. s& |module buffer(
input I,
$ e" L9 ^: m8 Z) ~) b( woutput O
6 y1 k. I9 q( `5 ~' c9 S4 Q);
  assign O = I;
endmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0

2樓大哥說的也行.................

allan0915

恩
# Q" T: I# H7 Z7 ]9 M這個很簡單
書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
& g1 t0 a7 A9 \6 W& A% b這樣可以再合成後看到一各
' E, r& x5 F+ s  r# Y, S不然你寫成LATCH也形
如果只是確認延遲狀態而加BUFFER
你乾脆加各延遲比較快 又不會增加design 的gate

[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin

* U, g+ N7 @0 t1 z
- [# U5 G3 i0 {' X7 m' C9 c1 {    受教了~謝謝!!
    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊
/ B5 R9 V) o; B  t
3Q~~~~~~~~~~~~

syuan08

感謝大大分享的資訊
3 ?3 `" P" A6 k! r
3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
不然板子會自動將電路做優化~
3 T: J. ]2 m( T: y; p" q串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
剛好也想找解法