關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?

4 T( ^) T7 G7 A5 e% `7 z/ \2 |) Z[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
  v/ J9 [; y0 q9 b1 M( ?module buffer(
input I,
output O
6 P' i6 z8 ~1 g+ f: ^$ y8 y: z  F) t);
- J9 h- e  m5 _6 s; l; Y6 A  assign O = I;
endmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0
! \, v3 R/ q5 l
2樓大哥說的也行.................

allan0915

恩
這個很簡單
書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
; K/ f3 ^9 O) x4 F( x這樣可以再合成後看到一各
不然你寫成LATCH也形
, e$ s$ X+ d0 z/ k0 i( ]: _如果只是確認延遲狀態而加BUFFER
* `+ c# w) w' i  z  J你乾脆加各延遲比較快 又不會增加design 的gate

, l0 T8 B$ v# t5 ]0 O, o* Z: T8 j[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin


& D' f- \. c- N, F8 H    受教了~謝謝!!
$ i6 q7 o0 f7 ]5 u$ I    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊
5 ~; |. @+ f8 Q9 i& i& r
3Q~~~~~~~~~~~~

syuan08

) j% u9 k+ l7 U感謝大大分享的資訊
1 K+ ^' k+ G. i  @1 }" p
3 ]1 L0 Y* l/ e: V7 u' T7 {  f3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
9 N* H7 S+ Z# ^2 K9 v* E1 m不然板子會自動將電路做優化~
串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
' A0 p( d5 T) W剛好也想找解法