LDO测试

lht1021

如图所示的电路：ref是普通的寄生PNP产生的基准电压，当电阻电流等于3mA时，Vtest的电压随温度变化不大，但是当电阻电流等于6mA时，Vtest随温度下降了100mV左右，请大家指导一下是什么原因？



( I" j: ?9 R. J% x. N以下是 LDO 的相關討論:
" k) ~) W  J* c% S) VLow Drop-Out Voltage Regulators
: {- h8 c. f+ B% c' H) U  q1 QRincón-Mora 《Analog IC Design with LDOs》
PMOS Low_Dropout Voltage Regulator Introduction
2 k- S1 ?: @7 M5 T) U9 sLCD Driver 設計術語簡介[Chip123月刊資料]
The evolution of voltage regulators with focus on LDO[NS講義]
8 W7 h+ l9 @6 {# x* g( ODesign of High-Performance Voltage Regulators
. f' ~( ]5 s  f9 S. l. z! b4 H, J请教有关LDO的问题
7 L- T4 j1 v2 L! c5 RLDO DC-DC分壓電阻的疑問(等比例的差異!?)
: I- {; u, G- E9 H6 o, a! }' o
2 t3 l% T# Y! Q# j# O$ ]
2 I* i+ ^4 x! W: h& S2 _# X
( w4 T0 m+ Y# m! v0 U" T+ c! c[ 本帖最後由 sjhor 於 2009-5-14 11:35 PM 編輯 ]

USTM

MOSt管的寬敞比是不是太小了，導致輸出電流不夠，無法通過R簡歷有小電平

seanyang1337

請check DC analysis 時OP仍可keep住ref電壓~~~

tjuhxz

同意楼上正解，当流过电阻的电流增大为6mA，NMOS源极电压增大，要保持NMOS也流过这么多电流，需要有更大的栅压，即就是运放的输出。现在Vtest比Vref低了100mV，应考虑运放是否还具有箝位功能，同时输出共模电压不足以提供NMOS6mA的电流，增大NMOS的W/L可以试试。
% M2 h; N% l+ e- k- l/ c' @仅供参考

wm830128

我要看图，谢谢，55555555555555

lssdpoly

直接解釋就是負載效應的影響，根本原因就是輸出驅動能力不足，隨著負載變大，輸出變化較大，屬於帶載過重，誤差放大器的增益以及輸出驅動管的尺寸等都可能是原因。

gary405

我认为也应该是驱动能力不够造成的，如果有电路重新run一下simulate

semico_ljj

检查 1。opa输出电压范围 2。最后一次输出驱动能力够不够