请教lvs高手

minxia.lee

本人用的是dracula，做lvs时，电路图和版图上同一个与非门的两输入管脚刚好接反了，可是查不出来，为什么？

minxia.lee

本人找到的一个方法是在LVSCHK[OPTIONS]这个命令中，在options处填上【X】选项，这个选项可以上比较进入到晶体管级别。个选项解释如下：
9 t+ b0 U: L, l: }A：合并串联电容。例：两个为1c的电容串联合并为0.5c的电容。
% ~0 z& Z, y2 F; l/ pB：合并组件如MOS, LDD, RES, CAP, DIODE，但不合并并联BJT晶体管。
$ _! g" P* ?# Q# Q. D+ jC：组合晶体管形成一个整体器件，如INV, NOR 等，但不能应用 X 选项。只有被指定为或N类型的晶体管，才会被识别。
+ C# k% h# E; b) {) d( _: J: zE：匹配器件如：MOS, BJT, DIODE, RES 的尺寸。
7 V9 B9 s8 `5 F! `( lF：过滤没有用到的MOS器件。使用FILTER_OPTION是要将此项打开。
G：对schematic 和 layout 应用相同的规则过滤。使用FILTER_OPTION是要将此项打开。
K：保存器件并联状态，默认为合并。例并联电阻，并联MOS器件。(注意尺寸的计算。K选项将会让B选项失效)
L：与C选项相似，但不组合AOI或OAI器件。(L选项将会让C选项失效)
O：组合并联或串联MOS结构。默认值将不会组合SMID或PMID结构。该选项打开，LVS可以识别BiCMOS结构或门级层次。使用O选项将禁止打开X选项。
3 y1 Q" D4 f; v) n  P  VP：识别CAP极性，极性端反接将显示错误。
R：合并串联电阻。
7 R2 ~0 J( G; P3 ?) [/ {' C: o) MS：合并分列式晶体管结构(假的并联结构)。
T：在匹配时，将sub 端作为一个通常的连接端来匹配。
# B1 R$ s- n8 v2 vU：在(.lvs)报告中去除多余信息。
/ d' m' e/ d! l9 L) \) X7 [X：比较将延伸到晶体管级。例：NAND2两端连接会有顺序。
Z：过滤没有连接到P/G的器件。