Level Shifter for clock signal 的問題

shaq

請問各位，什麼樣的架構適用於低振幅 Clock signal 轉成 VDD 準位的 Clock signal？
如下圖所示...
$ K0 E% W+ ]: R& ~

; z" T0 c( q0 ?; B; r其中，VDD 為 2.5v ~ 5.5v
Clock signal 的指幅則固定為 1v
& l* |  X4 o* s4 N4 x# V) k" L) g
; {) P% O8 R9 T0 z, C2 t, Y我試過傳統型的 Level Shifter（上面一對 PMOS 所組成的 Cross-couple pair, 下面一對 NMOS 組成的 differential pair input)
但無法順利的 Shift 到 2.5v，我想是因為架構的關係   最小輸入的 Level 準位大約為 0.5*VDD 才能正確的 Shift 到 VDD.

4 ?6 U; M* |$ M- `# B希望板上能給我一些意見，謝謝各位。

gimayon

調整 P N 比例~~
7 P9 T  e4 k) ?6 B調整 P N 比例~~
: B! T) y* Z& P, S2 K( q- [調整 P N 比例~~

shaq

多謝  gimayon 兄 ，我會試看看的   

monkeybad

因為NMOS gate 只有1V 就要產生足夠的拉力
所以就是把N比例調大 P比例調小再試看看吧

yutian

之前我也做過level shift circuit，如果想要實現你說的哦功能，要使NMOS比PMOS大點，才能有很快的速度來上去clock signal。這主要取決于你的spec，比如0-VDD signal rising and falling time。