run lvs時的嚴重大問題~狂急~

averyer

各位前輩~

我的layout到後面再跑lvs時竟突然發現~

" ]: w) p* Q) n# U0 b5 Anetlist的mos size改變後,但layout上不變,lvs竟然也會過~

. M- O1 T( d" o2 l. b( N8 W; {這是什問題阿~我有畫一個簡單的inv也一樣相同結果~

是command file要改嗎?還是calibre需要設定什麼?
8 |/ ]% k4 m- @% n7 W. E, p  Q, M3 o
我完了~

請各位前輩幫忙一下~拜託了~

m851055

應該是有關尺寸check的部分為開啟功能，只要開啟就好了。

averyer

hi~

2 ], k/ T) w% ]- Q我看command file裡~沒看到有描述check尺寸的部分~
! L# |! j* P! y5 X
能請在講詳細一點嗎~大概是如何描述這方面的訊息呢~

# e" z% j' u: `+ N0 I; E非常拜託~謝謝~

12345

就是這個誤差百分比沒設成0(代表誤差0%才會過,一班analog是設成0),還有更簡便的寫法,用變數(看到這篇,又被你偷偷學到了)
TRACE PROPERTY MN(N) L L 0
TRACE PROPERTY MN(N) W W 0
再來講一下LVS好了,LVS過了layout就一定會對嗎?窩不一定,其實陷阱很多,寫LVS的人若沒寫好就會錯,只不過會給人下載的應該是寫的很準, 所以也不用太擔心,只是我覺得在寫ERC這塊到不是很完善,更誇張有些人根本連連RUN完LVS,ERC都不會看窩,LVS對,ERC可不一定對,有的是command file根本沒寫完整,有的是有寫你沒打開ERC(Option),建議一下各位layout,command file前面都會說明定義Option,該開該關先看清楚吧!!,程式不會看沒關係,至少前面說明要看清楚,不要拿來就RUN.(又被你偷學到了)

wanwan_kao

TRACE PROPERTY MN(N) L L 1 --------將1改成0
! P# r. H4 ?) r+ j, c& I% {& }TRACE PROPERTY MN(N) W W 1 ------將1改成0
TRACE PROPERTY MP(P) L L 1 --------將1改成0
  D3 P0 s' l* X$ j3 M2 zTRACE PROPERTY MP(P) W W 1-------將1改成0

averyer

嗚~嗚~

還是一樣~
9 Y$ |6 h2 p# O6 l/ V: M( X) F  q3 C
我把command file貼上來~請在幫我看看是不是有哪裡漏了阿~
6 h$ i- x1 q/ u% g! w" j) e; ]
  N1 J* H9 S0 i# S8 u$ c2 y' ^SOURCE PRIMARY   "chip"
SOURCE PATH      "./test_chip.net"
& c0 E/ P' L& S* g: Q( {, b+ Y# oSOURCE SYSTEM    SPICE

LAYOUT PATH      "../chip.db"
" W/ B+ q  W1 y+ bLAYOUT PRIMARY   "chip"
LAYOUT SYSTEM    GDSII
, s8 Y! P& |7 A/ I8 @+ w
! \7 D3 M( u5 F- T* k( q0 k3 L. ^LVS REPORT   "lvs.rep"
) s, a+ f4 I" S; R) OLVS ABORT ON SOFTCHK YES
5 u/ G. N+ \0 kLVS REPORT OPTION S

! n  I( V0 `( |6 A' I5 J! A//LVS SPICE CULL PRIMITIVE SUBCIRCUITS YES
LVS WRITE LAYOUT NETLIST netlist.spi
6 J' w+ _8 V5 s1 ]
, o1 B9 ^4 v1 EPEX INCLUDE LUMPED L1 N_C R1
PEX REPORT LUMPED NONE
# K2 H+ J: ^; d3 z7 OPEX NETLIST LUMPED "change_cell.lumped" HSPICE LAYOUT

4 Q8 m- ^8 D. k) JPEX INCLUDE DISTRIBUTED L1 N_C R1
PEX REPORT DISTRIBUTED NONE
PEX NETLIST DISTRIBUTED "change_cell.dist" HSPICE LAYOUT
PEX NETLIST SIMPLE "change_cell.simple" HSPICE SOURCE
0 v- R' T( q0 I8 C: Q; {
MASK SVDB DIRECTORY svdb query   
0 G' m7 E" ]- a, R! x
3 d) c9 }. t6 t/ R$ g* b EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
% b, p* R8 Z& v$ j; H  V" M  a8 w SOURCE CASE YES
LAYOUT CASE YES
LVS COMPARE CASE YES
  X4 N+ n. X& s/ M# l$ N1 ]$ E LVS GLOBALS ARE PORTS YES
4 v( _+ b) l+ n. X4 \8 x LVS SPICE PREFER PINS YES
& R7 k5 v; G' E8 ^ LVS PROPERTY RESOLUTION  MAXIMUM ALL

0 m1 E9 t" J8 ^" [9 f9 q" KERC KEEP EMPTY       NO
ERC MAXIMUM RESULTS  1000
1 t8 u8 }: P! }. ^ERC MAXIMUM VERTEX   199
" t5 V" |1 x3 E0 e' xERC CHECK TEXT       COMMENTS RFI
% l) `! w/ N& X8 n: m: X6 M) z# F
0 g' D$ Y% k5 oLVS POWER  NAME "VDD" "VCC" "EXVDD"
+ D$ n3 l5 I2 f1 FLVS GROUND NAME "VSS"  "GND"
VIRTUAL CONNECT COLON YES
; j$ s! _, S0 y# Z) i* H; M8 I
6 h6 ^7 Y' Z' d# M+ r5 D% `9 Z
. ?; F" f5 ~+ j$ u# FLVS ALL CAPACITOR PINS SWAPPABLE   YES
LVS IGNORE PORTS                   YES
/ K# e/ k3 s: R) l& OLVS CHECK PORT NAMES                   YES
. H7 s. Y; T8 H6 }7 @* ELVS ISOLATE SHORTS                 YES
5 r2 b* t6 m% c- m5 b( b
LVS REDUCE SERIES MOS              YES
8 z# z. ?. e; MLVS REDUCE PARALLEL MOS            YES
2 F( N8 m9 ~, W5 K# z7 s9 D7 D5 y7 OLVS REDUCE SEMI SERIES MOS         NO
LVS REDUCE SPLIT GATES             YES
' ?1 H4 J8 z+ gLVS REDUCE PARALLEL BIPOLAR        YES [ EFFECTIVE EV_AREA EV_AREA=SUM(EV_AREA) ]
0 e6 C" D; o! M  K% ], l  KLVS REDUCE SERIES CAPACITORS       YES
( V: N& t. e  V7 p( h5 b6 I8 wLVS REDUCE PARALLEL CAPACITORS     YES
4 K* o8 r7 @; H; Q! ]' rLVS REDUCE SERIES RESISTORS        YES
LVS REDUCE PARALLEL RESISTORS      YES
8 Z! ]  q) Z% R' w3 |1 P/ lLVS REDUCE PARALLEL DIODES         YES

" s! v: i0 e6 b0 b% C4 J7 ]LVS RECOGNIZE GATES                ALL // ALL or SIMPLE
LVS ABORT ON SUPPLY ERROR          NO               

//LVS FILTER D(DN) OPEN            
8 N7 v$ |( L' r+ u( W( [//LVS FILTER D(DP) OPEN

. n1 V6 K$ `& y0 h% zLVS FILTER UNUSED MOS              YES
. g# w2 Z+ Y% TLVS FILTER UNUSED BIPOLAR          YES
LVS FILTER UNUSED CAPACITORS       YES
5 o/ u( X5 s6 w3 CLVS FILTER UNUSED DIODES           YES
LVS FILTER UNUSED RESISTORS        YES
1 l, d# ?( [' v# qLVS FILTER UNUSED OPTION           AB AC AD AE AF RC RE RG
. |5 R3 p1 _, [
LVS EXPAND UNBALANCED CELLS        YES
  S5 q5 }6 g% N' M5 |; d+ ^
+ n) B- O" p1 d& R  QPRECISION                          1000
RESOLUTION                         1

! w  L& `5 a) F! F3 `: SUNIT LENGTH                        U
UNIT CAPACITANCE                   F //FF
UNIT RESISTANCE                    OHM
) [" @0 ]4 \4 Q3 x
FLAG NONSIMPLE                     YES
  |: p0 `! T' I# qFLAG ACUTE                         YES
FLAG OFFGRID                       YES
FLAG SKEW                          YES
1 V6 A, F( O; R% i1 u+ \* u5 E
( j4 M/ r( F( {6 r$ V+ ]9 `DEVICE MN(N)  NTR  NTR(G)  NSDN1(S) NSDN1(D) PWELL_B(B)
TRACE PROPERTY MN(N) W W 0
: U5 i: J7 R9 _* I7 c" ?. Z6 aTRACE PROPERTY MN(N) L L 0
* r1 H! \5 ^, X3 e3 j( f' _8 I
DEVICE MP(P)  PTR  PTR(G)  PSDN1(S) PSDN1(D) NWELL_A(B)
TRACE PROPERTY MP(P) W W 0
1 b1 ]; B1 j: \: G/ N% ?TRACE PROPERTY MP(P) L L 0
, I( J6 v- a& d! S& P+ u* s; _
  V) S! T( O/ ^& e3 a請各位大大在幫我看一下~拜託了~

arthur03226

我看你的問題應該是netlist file path 沒有update到。
也就是說，你依然是用舊的gds 比對舊的 netlist?
這是我的懷疑啦~~
再仔細檢查一遍你的netlist path & file name。
& B" m: w8 [) s/ K7 Q3 g5 w因為看起來lvs.com 沒啥問題。

tingyunwang

作layout一定要養成好習慣,reduce option 不論是mos,cap,res.皆要NO
LVS FILTER UNUSED OPTION 不能隨便亂開option,
這樣可以避免錯誤

judy123

曾經有公司同仁問過同樣的問題
- t" E0 d3 z9 C; e% E' o結果是netlist 沒update
: ]  a* Q3 k0 J2 z刪除舊的netlist 重新產生新的netlist file
7 V5 r' D7 i' Z並open new netlist file 確實的確認修改過的mos size是否為最新的正確值
並檢查path指向是否正確
合理的懷疑任何小細節

motofatfat

可能ㄉ幾種情形
1.資料沒updata
( b. H& S# h: t2.你ㄉcommand file  是沒比對size ㄉ
/ ^) I( i) Q  p5 M7 S3.改變後ㄉ差異在容許範圍內
6 C8 o6 I; V. I: B: T例如 W  W  3
    L  L  3

" r& {; L5 K5 _4 X表示誤差在百分之3內是OKㄉ

motofatfat

你ㄉCommand 有下列這行
EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
1 K0 i3 @: M( Z" V- h有可能 你ㄉ改變 在這幾ㄍCELL 中
% A$ Y& [$ Y3 ^. K& @1 Z這行ㄉ意思是 這幾ㄍCELL 是不驗ㄉ