run lvs時的嚴重大問題~狂急~

averyer

各位前輩~
) R4 B9 M& G5 @. a: q4 L
我的layout到後面再跑lvs時竟突然發現~

, B, y! Y2 `) e0 Gnetlist的mos size改變後,但layout上不變,lvs竟然也會過~
5 s' M; S+ r$ C( g$ M
3 A$ _# G4 r, }, [8 U9 l* T3 L% p6 B這是什問題阿~我有畫一個簡單的inv也一樣相同結果~
' S3 w  n# I8 V* B4 T
; ^0 w* k( u3 }9 C" x$ ^  v3 d" ~是command file要改嗎?還是calibre需要設定什麼?
; O0 u0 s6 h& @# C) a( K5 h, Q, s
' k9 U% ~9 g' y+ F( `  C我完了~
# r+ ?4 z2 \9 v) o+ T% `( H% U
: J  o1 p$ ~7 M* n* b; D' E請各位前輩幫忙一下~拜託了~
. h- e3 R+ G) ?$ W- T
" l. N% w) D% \* T  n$ g% T

m851055

應該是有關尺寸check的部分為開啟功能，只要開啟就好了。

averyer

hi~
8 b  _' }+ q& b' L+ h3 N( \
我看command file裡~沒看到有描述check尺寸的部分~
2 t0 w6 Y; C4 g; t9 h! `/ U' j6 {
能請在講詳細一點嗎~大概是如何描述這方面的訊息呢~
9 |/ |0 z2 W8 y9 R8 v5 \
非常拜託~謝謝~

12345

就是這個誤差百分比沒設成0(代表誤差0%才會過,一班analog是設成0),還有更簡便的寫法,用變數(看到這篇,又被你偷偷學到了)
0 h" }# c" c2 m* K0 @2 G% MTRACE PROPERTY MN(N) L L 0
TRACE PROPERTY MN(N) W W 0
2 _$ d8 q" z2 V8 A, o3 t再來講一下LVS好了,LVS過了layout就一定會對嗎?窩不一定,其實陷阱很多,寫LVS的人若沒寫好就會錯,只不過會給人下載的應該是寫的很準, 所以也不用太擔心,只是我覺得在寫ERC這塊到不是很完善,更誇張有些人根本連連RUN完LVS,ERC都不會看窩,LVS對,ERC可不一定對,有的是command file根本沒寫完整,有的是有寫你沒打開ERC(Option),建議一下各位layout,command file前面都會說明定義Option,該開該關先看清楚吧!!,程式不會看沒關係,至少前面說明要看清楚,不要拿來就RUN.(又被你偷學到了)

wanwan_kao

TRACE PROPERTY MN(N) L L 1 --------將1改成0
TRACE PROPERTY MN(N) W W 1 ------將1改成0
& ?/ k2 n) _2 x' |+ a$ _TRACE PROPERTY MP(P) L L 1 --------將1改成0
TRACE PROPERTY MP(P) W W 1-------將1改成0

averyer

嗚~嗚~
! [% A4 G% i6 n8 G9 m. H, c+ M
還是一樣~

+ O# R* L) w0 d我把command file貼上來~請在幫我看看是不是有哪裡漏了阿~

& ]% B! U/ O) |& c7 U5 M9 PSOURCE PRIMARY   "chip"
  O5 l+ m1 O7 RSOURCE PATH      "./test_chip.net"
SOURCE SYSTEM    SPICE

LAYOUT PATH      "../chip.db"
LAYOUT PRIMARY   "chip"
: ]% W. x8 K! n: r) [" nLAYOUT SYSTEM    GDSII
6 T7 V2 V5 Y. Z) [9 }
: E5 y8 W, |2 N5 m8 c$ BLVS REPORT   "lvs.rep"
7 I' s' Q9 M  f. j# ]; i% DLVS ABORT ON SOFTCHK YES
6 x6 b3 E$ ~# {4 @) qLVS REPORT OPTION S

' y. t: g  {- l//LVS SPICE CULL PRIMITIVE SUBCIRCUITS YES
! E2 s/ Y, W" @5 `  Q. b2 E5 p( kLVS WRITE LAYOUT NETLIST netlist.spi

PEX INCLUDE LUMPED L1 N_C R1
& |# L% G1 p2 t! d  i( nPEX REPORT LUMPED NONE
PEX NETLIST LUMPED "change_cell.lumped" HSPICE LAYOUT
* x+ D3 u4 Z) q+ ]% B. T# T
PEX INCLUDE DISTRIBUTED L1 N_C R1
4 b4 o  ?% i; d, }7 A8 XPEX REPORT DISTRIBUTED NONE
PEX NETLIST DISTRIBUTED "change_cell.dist" HSPICE LAYOUT
7 z3 z5 z4 v+ P$ c1 cPEX NETLIST SIMPLE "change_cell.simple" HSPICE SOURCE

% k7 k  _' d1 _5 E( u+ oMASK SVDB DIRECTORY svdb query   

5 `. U) [  D9 {- r+ v EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
SOURCE CASE YES
* {! C9 B3 Q) e3 {6 R8 K1 y2 N2 \ LAYOUT CASE YES
: g( w4 z- k2 o9 G; s! K LVS COMPARE CASE YES
LVS GLOBALS ARE PORTS YES
5 d. N+ Y: ?$ r% N9 ~ LVS SPICE PREFER PINS YES
LVS PROPERTY RESOLUTION  MAXIMUM ALL

ERC KEEP EMPTY       NO
ERC MAXIMUM RESULTS  1000
' }' ~8 w7 P# X: ~ERC MAXIMUM VERTEX   199
ERC CHECK TEXT       COMMENTS RFI
& d: L$ [6 l% t" V7 X, W. l# O
! c6 h* R2 ~' y7 a7 k8 d/ mLVS POWER  NAME "VDD" "VCC" "EXVDD"
+ G. T* m: h, |& yLVS GROUND NAME "VSS"  "GND"
VIRTUAL CONNECT COLON YES

( A! x2 `/ G1 ?7 t) ]9 o* Q
LVS ALL CAPACITOR PINS SWAPPABLE   YES
LVS IGNORE PORTS                   YES
3 T: f6 S# J% M  |$ aLVS CHECK PORT NAMES                   YES
/ U0 [( e* Z; ALVS ISOLATE SHORTS                 YES
# Q. C+ u4 g4 A$ c2 c5 k# Y
LVS REDUCE SERIES MOS              YES
LVS REDUCE PARALLEL MOS            YES
& k3 ?) z& z2 @% f* i& [LVS REDUCE SEMI SERIES MOS         NO
LVS REDUCE SPLIT GATES             YES
, w* z$ e8 Y1 X1 WLVS REDUCE PARALLEL BIPOLAR        YES [ EFFECTIVE EV_AREA EV_AREA=SUM(EV_AREA) ]
  l) j7 b+ L' b, }6 f0 f( `LVS REDUCE SERIES CAPACITORS       YES
LVS REDUCE PARALLEL CAPACITORS     YES
LVS REDUCE SERIES RESISTORS        YES
& t) N5 k$ M. b: O% p! X0 P: mLVS REDUCE PARALLEL RESISTORS      YES
) f- q1 f8 {( u0 `LVS REDUCE PARALLEL DIODES         YES

& [. b2 Y* S. L7 v: ^1 I9 \2 i# b; ULVS RECOGNIZE GATES                ALL // ALL or SIMPLE
& o5 C  D$ G. u$ ELVS ABORT ON SUPPLY ERROR          NO               

) K& B* p: ^( x, c( I7 A" v% p//LVS FILTER D(DN) OPEN            
//LVS FILTER D(DP) OPEN
) x5 N6 t: N) d8 p
LVS FILTER UNUSED MOS              YES
1 |1 ?( Q+ l0 Y6 bLVS FILTER UNUSED BIPOLAR          YES
LVS FILTER UNUSED CAPACITORS       YES
LVS FILTER UNUSED DIODES           YES
- B8 s+ o/ v3 |6 F9 l8 bLVS FILTER UNUSED RESISTORS        YES
LVS FILTER UNUSED OPTION           AB AC AD AE AF RC RE RG

8 v- c; x* U  w3 U! yLVS EXPAND UNBALANCED CELLS        YES
& w: ^# t) A* ~$ z* q$ O  k
PRECISION                          1000
/ u" S! b1 ]# X7 M4 VRESOLUTION                         1

UNIT LENGTH                        U
# i* H4 H) G% o$ l. HUNIT CAPACITANCE                   F //FF
UNIT RESISTANCE                    OHM

) l' Z, v) ~; tFLAG NONSIMPLE                     YES
5 h+ V, n( F6 V3 a) f: @! `FLAG ACUTE                         YES
FLAG OFFGRID                       YES
! q: J0 a9 b1 U1 d2 T, ^$ q0 _FLAG SKEW                          YES

DEVICE MN(N)  NTR  NTR(G)  NSDN1(S) NSDN1(D) PWELL_B(B)
" s+ b9 U& r$ b2 i8 @# j" k6 u0 _TRACE PROPERTY MN(N) W W 0
' O/ Q' L7 l, a& g5 W+ q2 A* E( DTRACE PROPERTY MN(N) L L 0
7 @% Y" x. c# i" y; @1 Y! c
DEVICE MP(P)  PTR  PTR(G)  PSDN1(S) PSDN1(D) NWELL_A(B)
TRACE PROPERTY MP(P) W W 0
TRACE PROPERTY MP(P) L L 0

請各位大大在幫我看一下~拜託了~

arthur03226

我看你的問題應該是netlist file path 沒有update到。
- J/ q$ Q& J! G" B也就是說，你依然是用舊的gds 比對舊的 netlist?
這是我的懷疑啦~~
再仔細檢查一遍你的netlist path & file name。
因為看起來lvs.com 沒啥問題。

tingyunwang

作layout一定要養成好習慣,reduce option 不論是mos,cap,res.皆要NO
4 N' X! L. B  o; W5 ?LVS FILTER UNUSED OPTION 不能隨便亂開option,
. g% Y* W) g5 N+ U, [7 P: b這樣可以避免錯誤

judy123

曾經有公司同仁問過同樣的問題
結果是netlist 沒update
0 B  w- \* u: M) g: N! g8 K# \* Y刪除舊的netlist 重新產生新的netlist file
並open new netlist file 確實的確認修改過的mos size是否為最新的正確值
並檢查path指向是否正確
* y, [9 a; m4 D8 ~2 M合理的懷疑任何小細節

motofatfat

可能ㄉ幾種情形
4 @" X3 b+ w+ R  ?, C1.資料沒updata
  _8 {/ ~8 p; A7 v2.你ㄉcommand file  是沒比對size ㄉ
3.改變後ㄉ差異在容許範圍內
9 f- z2 \( |6 I* V8 k  Y' _例如 W  W  3
    L  L  3

; x7 ?& e! Q$ z4 h( @表示誤差在百分之3內是OKㄉ

motofatfat

你ㄉCommand 有下列這行
5 ~* Z( N6 T! j+ N$ bEXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
有可能 你ㄉ改變 在這幾ㄍCELL 中
這行ㄉ意思是 這幾ㄍCELL 是不驗ㄉ