run lvs時的嚴重大問題~狂急~

averyer

各位前輩~

我的layout到後面再跑lvs時竟突然發現~
1 U' K9 Z! {/ W3 n/ i0 Y" p
: q4 k2 [) G, b6 M% d* onetlist的mos size改變後,但layout上不變,lvs竟然也會過~

/ F0 y6 m+ e. Q9 o/ B" U. p這是什問題阿~我有畫一個簡單的inv也一樣相同結果~
) a, N6 m& x" O1 {
$ w; F) V4 [, Y0 M& Y1 n+ v是command file要改嗎?還是calibre需要設定什麼?

我完了~

6 D& R4 V4 h' Q: _6 C6 a8 b, k請各位前輩幫忙一下~拜託了~

motofatfat

你ㄉCommand 有下列這行
EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
4 X) i+ z. X8 b; z有可能 你ㄉ改變 在這幾ㄍCELL 中
這行ㄉ意思是 這幾ㄍCELL 是不驗ㄉ

motofatfat

可能ㄉ幾種情形
1.資料沒updata
0 k1 t( P. B3 M; S, J  w8 k, }2.你ㄉcommand file  是沒比對size ㄉ
" c8 B, l& R7 O9 l! d0 w; c% V& K0 D3.改變後ㄉ差異在容許範圍內
+ f0 ?& g5 \: a" X6 d! l( A' u例如 W  W  3
! |5 _6 ]3 }0 Q4 n- S. v! }! @) z    L  L  3

表示誤差在百分之3內是OKㄉ

judy123

曾經有公司同仁問過同樣的問題
9 B% }/ w/ \/ d' N結果是netlist 沒update
刪除舊的netlist 重新產生新的netlist file
, ^: h+ \* U; u9 Y/ z+ t' @8 {並open new netlist file 確實的確認修改過的mos size是否為最新的正確值
8 f  q' x% U3 L7 M- C4 j並檢查path指向是否正確
1 Z5 B, p( J$ m4 L) @! Y, e! P合理的懷疑任何小細節

tingyunwang

作layout一定要養成好習慣,reduce option 不論是mos,cap,res.皆要NO
LVS FILTER UNUSED OPTION 不能隨便亂開option,
/ [7 k) D; `  A; ?% O$ [% J  v, g這樣可以避免錯誤

arthur03226

我看你的問題應該是netlist file path 沒有update到。
也就是說，你依然是用舊的gds 比對舊的 netlist?
3 E8 Y; M7 [6 L% m這是我的懷疑啦~~
( {% R, G$ O' j% T- ~! I! J再仔細檢查一遍你的netlist path & file name。
3 |- h. @1 t) J4 Z  F; a0 W/ C- P因為看起來lvs.com 沒啥問題。

averyer

嗚~嗚~

4 }8 K; w+ K$ D8 z6 H% f還是一樣~

我把command file貼上來~請在幫我看看是不是有哪裡漏了阿~

) J5 G5 n+ R; ^7 [SOURCE PRIMARY   "chip"
SOURCE PATH      "./test_chip.net"
1 p8 ?, n7 ^1 uSOURCE SYSTEM    SPICE
2 N0 E& b/ Z8 {- }; d# Q
: q+ {0 B) T& g: u2 q1 {LAYOUT PATH      "../chip.db"
LAYOUT PRIMARY   "chip"
LAYOUT SYSTEM    GDSII
' w7 ~/ G2 b/ ^/ S1 D
LVS REPORT   "lvs.rep"
4 O* i3 A. ^* _4 d) ~) E* x  i' hLVS ABORT ON SOFTCHK YES
, N' T% n+ L. D. A4 V& o& PLVS REPORT OPTION S

//LVS SPICE CULL PRIMITIVE SUBCIRCUITS YES
) ?4 r( H5 H0 h1 O: hLVS WRITE LAYOUT NETLIST netlist.spi
' ~7 X, P  B' a# t
PEX INCLUDE LUMPED L1 N_C R1
& O$ S/ s! d8 O+ d5 p+ K% kPEX REPORT LUMPED NONE
PEX NETLIST LUMPED "change_cell.lumped" HSPICE LAYOUT
& C  Z% h: ]( p$ [' T
PEX INCLUDE DISTRIBUTED L1 N_C R1
PEX REPORT DISTRIBUTED NONE
4 l6 K/ T7 z) E" o1 M2 BPEX NETLIST DISTRIBUTED "change_cell.dist" HSPICE LAYOUT
# V& w7 e; O+ {3 qPEX NETLIST SIMPLE "change_cell.simple" HSPICE SOURCE
- w8 k! J/ u' f  [7 u
MASK SVDB DIRECTORY svdb query   

5 j  F0 h4 i8 b# J EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
% v$ {! M7 u6 G& y$ x' e# D SOURCE CASE YES
5 y0 s% s( C1 E) x4 C* I LAYOUT CASE YES
LVS COMPARE CASE YES
3 l* J0 Q) F/ `- s" S0 M2 Y1 O9 i LVS GLOBALS ARE PORTS YES
4 l% h# W0 u7 ~  r LVS SPICE PREFER PINS YES
LVS PROPERTY RESOLUTION  MAXIMUM ALL

# o- {% b& A5 m- F' i( h% pERC KEEP EMPTY       NO
ERC MAXIMUM RESULTS  1000
" M+ }- S- E, }2 g/ k7 A$ `2 jERC MAXIMUM VERTEX   199
( a( o. \  y! _# X6 H6 Z( }ERC CHECK TEXT       COMMENTS RFI

: T0 b* Q8 g% H/ u8 cLVS POWER  NAME "VDD" "VCC" "EXVDD"
, [$ u5 @' @+ q2 b, LLVS GROUND NAME "VSS"  "GND"
VIRTUAL CONNECT COLON YES

  {4 x, J8 L5 K
& G1 V$ _( p* a& j! ^! GLVS ALL CAPACITOR PINS SWAPPABLE   YES
! t$ r0 ^& z. H2 {LVS IGNORE PORTS                   YES
* L  T2 {, C2 NLVS CHECK PORT NAMES                   YES
LVS ISOLATE SHORTS                 YES

4 g7 C9 o, x/ f+ K  `LVS REDUCE SERIES MOS              YES
4 [8 G$ j2 @" a9 j/ JLVS REDUCE PARALLEL MOS            YES
LVS REDUCE SEMI SERIES MOS         NO
. M2 L( o8 m' VLVS REDUCE SPLIT GATES             YES
LVS REDUCE PARALLEL BIPOLAR        YES [ EFFECTIVE EV_AREA EV_AREA=SUM(EV_AREA) ]
LVS REDUCE SERIES CAPACITORS       YES
LVS REDUCE PARALLEL CAPACITORS     YES
LVS REDUCE SERIES RESISTORS        YES
- n$ q) F  K6 F! `LVS REDUCE PARALLEL RESISTORS      YES
LVS REDUCE PARALLEL DIODES         YES

! R+ }/ Z& f5 t7 ILVS RECOGNIZE GATES                ALL // ALL or SIMPLE
; ?: r0 V3 F5 G* [LVS ABORT ON SUPPLY ERROR          NO               

4 e; p: I, N, Y8 r! m) s% B//LVS FILTER D(DN) OPEN            
//LVS FILTER D(DP) OPEN

LVS FILTER UNUSED MOS              YES
LVS FILTER UNUSED BIPOLAR          YES
9 U) ^# {5 }, u5 t& p" J& K3 yLVS FILTER UNUSED CAPACITORS       YES
LVS FILTER UNUSED DIODES           YES
LVS FILTER UNUSED RESISTORS        YES
LVS FILTER UNUSED OPTION           AB AC AD AE AF RC RE RG

# h+ s) F/ s; U6 J6 m$ aLVS EXPAND UNBALANCED CELLS        YES

4 B% ~& R% z1 d* OPRECISION                          1000
- |- r2 `- K4 _. r- ~RESOLUTION                         1

4 Q  }& ^3 r2 `' W& {, q1 @UNIT LENGTH                        U
% _& H8 m6 ]4 j! b( ~UNIT CAPACITANCE                   F //FF
UNIT RESISTANCE                    OHM

FLAG NONSIMPLE                     YES
FLAG ACUTE                         YES
4 t, D; ?0 |0 ]FLAG OFFGRID                       YES
FLAG SKEW                          YES
/ m* |7 e% n0 Q, L, G, u2 c
# Z* `0 m2 ~# S+ hDEVICE MN(N)  NTR  NTR(G)  NSDN1(S) NSDN1(D) PWELL_B(B)
TRACE PROPERTY MN(N) W W 0
TRACE PROPERTY MN(N) L L 0
4 s8 B; q9 }0 [0 w( T8 M
DEVICE MP(P)  PTR  PTR(G)  PSDN1(S) PSDN1(D) NWELL_A(B)
" Y+ Y1 K6 k6 e3 g1 `# ]( w; {TRACE PROPERTY MP(P) W W 0
1 z) q# _$ H# T% _: v) pTRACE PROPERTY MP(P) L L 0

請各位大大在幫我看一下~拜託了~

wanwan_kao

TRACE PROPERTY MN(N) L L 1 --------將1改成0
: m) [1 `; t3 oTRACE PROPERTY MN(N) W W 1 ------將1改成0
- D2 z4 M1 b# s: o/ {TRACE PROPERTY MP(P) L L 1 --------將1改成0
% n: a/ b1 e4 M6 p* U6 ~5 J8 }TRACE PROPERTY MP(P) W W 1-------將1改成0

12345

就是這個誤差百分比沒設成0(代表誤差0%才會過,一班analog是設成0),還有更簡便的寫法,用變數(看到這篇,又被你偷偷學到了)
TRACE PROPERTY MN(N) L L 0
; b- F& A. Q/ r; t- L( b, OTRACE PROPERTY MN(N) W W 0
再來講一下LVS好了,LVS過了layout就一定會對嗎?窩不一定,其實陷阱很多,寫LVS的人若沒寫好就會錯,只不過會給人下載的應該是寫的很準, 所以也不用太擔心,只是我覺得在寫ERC這塊到不是很完善,更誇張有些人根本連連RUN完LVS,ERC都不會看窩,LVS對,ERC可不一定對,有的是command file根本沒寫完整,有的是有寫你沒打開ERC(Option),建議一下各位layout,command file前面都會說明定義Option,該開該關先看清楚吧!!,程式不會看沒關係,至少前面說明要看清楚,不要拿來就RUN.(又被你偷學到了)

averyer

hi~

我看command file裡~沒看到有描述check尺寸的部分~
; W" J; T* U1 Y0 e5 Z$ S
4 v2 n+ p6 ?2 J+ H9 g能請在講詳細一點嗎~大概是如何描述這方面的訊息呢~

4 k8 J7 R1 P9 ]$ U# c  |& g非常拜託~謝謝~

m851055

應該是有關尺寸check的部分為開啟功能，只要開啟就好了。