run lvs時的嚴重大問題~狂急~

averyer

各位前輩~
' G" ?; j) V  e' ]! J7 k* _
我的layout到後面再跑lvs時竟突然發現~

+ {) S8 d9 B/ lnetlist的mos size改變後,但layout上不變,lvs竟然也會過~

5 r+ ?6 Y( [. i* F* G這是什問題阿~我有畫一個簡單的inv也一樣相同結果~

8 w8 d& E( F/ w% U是command file要改嗎?還是calibre需要設定什麼?
% w3 y6 U/ D" J; n' w1 G) T
我完了~

請各位前輩幫忙一下~拜託了~
6 O& y' _3 |7 {$ {
% o' U- n5 _6 T' |

m851055

應該是有關尺寸check的部分為開啟功能，只要開啟就好了。

averyer

hi~
$ u  d' l. y) u, z! Q- u
我看command file裡~沒看到有描述check尺寸的部分~

5 I# \% o+ ^6 _# I能請在講詳細一點嗎~大概是如何描述這方面的訊息呢~
, f" C* G' B& I) \* E
- e! I: E7 d/ P! E- y2 C* c- p非常拜託~謝謝~

12345

就是這個誤差百分比沒設成0(代表誤差0%才會過,一班analog是設成0),還有更簡便的寫法,用變數(看到這篇,又被你偷偷學到了)
TRACE PROPERTY MN(N) L L 0
+ H- ]  ~  \% F* mTRACE PROPERTY MN(N) W W 0
再來講一下LVS好了,LVS過了layout就一定會對嗎?窩不一定,其實陷阱很多,寫LVS的人若沒寫好就會錯,只不過會給人下載的應該是寫的很準, 所以也不用太擔心,只是我覺得在寫ERC這塊到不是很完善,更誇張有些人根本連連RUN完LVS,ERC都不會看窩,LVS對,ERC可不一定對,有的是command file根本沒寫完整,有的是有寫你沒打開ERC(Option),建議一下各位layout,command file前面都會說明定義Option,該開該關先看清楚吧!!,程式不會看沒關係,至少前面說明要看清楚,不要拿來就RUN.(又被你偷學到了)

wanwan_kao

TRACE PROPERTY MN(N) L L 1 --------將1改成0
8 b# i- j- H# I/ D& |! ?TRACE PROPERTY MN(N) W W 1 ------將1改成0
TRACE PROPERTY MP(P) L L 1 --------將1改成0
2 j* u/ Z, _& e( ^( ?$ QTRACE PROPERTY MP(P) W W 1-------將1改成0

averyer

嗚~嗚~
0 ^  ?  l6 l7 w' I: _8 Q8 L
還是一樣~

我把command file貼上來~請在幫我看看是不是有哪裡漏了阿~

SOURCE PRIMARY   "chip"
SOURCE PATH      "./test_chip.net"
* T# C* ^& h; ]9 r% J  GSOURCE SYSTEM    SPICE

4 M; q. [  @+ b6 L' M1 jLAYOUT PATH      "../chip.db"
LAYOUT PRIMARY   "chip"
LAYOUT SYSTEM    GDSII
4 B* C# z2 W; m1 F& }  C
* \+ l# \/ L. t# U# D- I$ z0 ^! TLVS REPORT   "lvs.rep"
" w) l9 C! s2 ]7 w: hLVS ABORT ON SOFTCHK YES
LVS REPORT OPTION S

# d: T# N/ `: n6 {7 S. g  w" E6 J//LVS SPICE CULL PRIMITIVE SUBCIRCUITS YES
4 T2 w. }  F) q% E, g' ?0 p  fLVS WRITE LAYOUT NETLIST netlist.spi
0 S/ k0 w8 c3 d& g2 R
PEX INCLUDE LUMPED L1 N_C R1
1 P4 _5 J5 Z: A/ R( b) BPEX REPORT LUMPED NONE
PEX NETLIST LUMPED "change_cell.lumped" HSPICE LAYOUT

PEX INCLUDE DISTRIBUTED L1 N_C R1
0 T# h% x. D7 GPEX REPORT DISTRIBUTED NONE
9 P% K2 y0 d& `% [* c; l7 y9 G1 [PEX NETLIST DISTRIBUTED "change_cell.dist" HSPICE LAYOUT
; C( ]; S8 s' Y9 Q9 ]. U' B% qPEX NETLIST SIMPLE "change_cell.simple" HSPICE SOURCE

, v2 S* c0 z5 d4 Y4 _MASK SVDB DIRECTORY svdb query   
; u, i" i9 i( S! r
EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
SOURCE CASE YES
5 T7 c" a" H- \' x LAYOUT CASE YES
0 h1 ?3 K' l. \# h& f( g LVS COMPARE CASE YES
LVS GLOBALS ARE PORTS YES
7 P) s3 b5 A% }" G6 b LVS SPICE PREFER PINS YES
) @1 G# b# F" s! E; W LVS PROPERTY RESOLUTION  MAXIMUM ALL

ERC KEEP EMPTY       NO
ERC MAXIMUM RESULTS  1000
: n- `' Z$ p* q' T7 V* UERC MAXIMUM VERTEX   199
+ X6 `& s: G3 ]  H( i; D8 `& K( LERC CHECK TEXT       COMMENTS RFI
7 X; ^: p7 R  G$ p1 n, i
7 b: V; F/ Y2 f+ H0 |. fLVS POWER  NAME "VDD" "VCC" "EXVDD"
LVS GROUND NAME "VSS"  "GND"
+ z3 d5 w# d# |* v& T+ s! S; K& FVIRTUAL CONNECT COLON YES
/ R5 z, [$ Z* B% O% ^
: K, ~' P+ z$ d7 s' u5 J2 [
! T* X' N7 ^( d. tLVS ALL CAPACITOR PINS SWAPPABLE   YES
LVS IGNORE PORTS                   YES
LVS CHECK PORT NAMES                   YES
LVS ISOLATE SHORTS                 YES
& \( t5 n( H  n5 M4 |% Z, C
5 J* H& V- O1 v; A8 s3 Q3 A3 V0 X) N" J' ELVS REDUCE SERIES MOS              YES
LVS REDUCE PARALLEL MOS            YES
* @4 {6 p; @9 x8 `# ^LVS REDUCE SEMI SERIES MOS         NO
LVS REDUCE SPLIT GATES             YES
7 y% q7 v: W/ n3 h2 y+ i7 }7 VLVS REDUCE PARALLEL BIPOLAR        YES [ EFFECTIVE EV_AREA EV_AREA=SUM(EV_AREA) ]
LVS REDUCE SERIES CAPACITORS       YES
LVS REDUCE PARALLEL CAPACITORS     YES
5 E6 ~- s& V0 i+ l6 L$ X0 FLVS REDUCE SERIES RESISTORS        YES
, A0 j) x: V1 A/ w# F: nLVS REDUCE PARALLEL RESISTORS      YES
/ ]2 R" P) d" BLVS REDUCE PARALLEL DIODES         YES
. r- p1 a; b1 i7 A" e
" Q8 _6 `) C7 E1 Q, K" f5 {8 q& {( GLVS RECOGNIZE GATES                ALL // ALL or SIMPLE
5 }2 a4 w: I0 ]& ?) L" p5 sLVS ABORT ON SUPPLY ERROR          NO               
3 [0 r. _2 P, ^( U5 [2 `
5 t* y1 N- V9 I  ^! B: Q' k//LVS FILTER D(DN) OPEN            
//LVS FILTER D(DP) OPEN

LVS FILTER UNUSED MOS              YES
LVS FILTER UNUSED BIPOLAR          YES
! g% Y, ?! h9 u3 {& TLVS FILTER UNUSED CAPACITORS       YES
LVS FILTER UNUSED DIODES           YES
LVS FILTER UNUSED RESISTORS        YES
LVS FILTER UNUSED OPTION           AB AC AD AE AF RC RE RG

LVS EXPAND UNBALANCED CELLS        YES

: S0 o: y: Z( c+ mPRECISION                          1000
3 g5 r0 w/ j9 g2 O0 n( j; \RESOLUTION                         1

UNIT LENGTH                        U
UNIT CAPACITANCE                   F //FF
8 u( u; ~+ [0 z: U& d6 {. X& [$ XUNIT RESISTANCE                    OHM

' i/ I, Z- G6 Z; lFLAG NONSIMPLE                     YES
! X/ e, @, M$ p6 ?- |FLAG ACUTE                         YES
6 S4 t! U0 q, u; \, N0 mFLAG OFFGRID                       YES
FLAG SKEW                          YES
7 ~7 E7 c  ]+ M0 r# }4 e
7 h5 \7 R3 U5 S9 B5 \DEVICE MN(N)  NTR  NTR(G)  NSDN1(S) NSDN1(D) PWELL_B(B)
  S; b3 F% ^7 y2 Q" f& \5 W) zTRACE PROPERTY MN(N) W W 0
TRACE PROPERTY MN(N) L L 0

DEVICE MP(P)  PTR  PTR(G)  PSDN1(S) PSDN1(D) NWELL_A(B)
' E& B9 e  T  R: R6 }TRACE PROPERTY MP(P) W W 0
4 x& P4 T! C% r, T( H# m5 nTRACE PROPERTY MP(P) L L 0

3 e* }, L% |5 H" x請各位大大在幫我看一下~拜託了~

arthur03226

我看你的問題應該是netlist file path 沒有update到。
也就是說，你依然是用舊的gds 比對舊的 netlist?
/ g# c- Q/ U% E  }這是我的懷疑啦~~
5 p/ \2 d8 Y. ?% X  C: S  C再仔細檢查一遍你的netlist path & file name。
8 h0 e- t. n  g$ d# l+ ]因為看起來lvs.com 沒啥問題。

tingyunwang

作layout一定要養成好習慣,reduce option 不論是mos,cap,res.皆要NO
3 ?" g$ z% h# rLVS FILTER UNUSED OPTION 不能隨便亂開option,
6 Y% l' B2 H3 a. t8 ^7 a- \/ ~0 X這樣可以避免錯誤

judy123

曾經有公司同仁問過同樣的問題
0 k; p6 O! c' y結果是netlist 沒update
刪除舊的netlist 重新產生新的netlist file
並open new netlist file 確實的確認修改過的mos size是否為最新的正確值
並檢查path指向是否正確
* f  G! \$ O6 O, ?! Q! s合理的懷疑任何小細節

motofatfat

可能ㄉ幾種情形
1.資料沒updata
) n5 \8 @# U' Q9 S- O: g8 |2.你ㄉcommand file  是沒比對size ㄉ
5 F" F- T8 R, H$ w6 }3.改變後ㄉ差異在容許範圍內
3 @( u: Y8 \$ h; [' ~! \6 U' Y7 P例如 W  W  3
7 V! v) Z% a+ @/ t    L  L  3

表示誤差在百分之3內是OKㄉ

motofatfat

你ㄉCommand 有下列這行
EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
) a* v4 c- E6 z$ h" Z有可能 你ㄉ改變 在這幾ㄍCELL 中
這行ㄉ意思是 這幾ㄍCELL 是不驗ㄉ