請教有關調folding_cascode 放大器的訣竅

st80069

3 B- ^% c* s* F% S上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
9 G! W9 h; ~; T: n8 q在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
) _3 |) N) q& a5 T- J# @' W7 T等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

! C: j4 \# i0 `. z) Y0 g增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
/ p( O! A7 {8 I, X& N+ q看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??
, A) G$ e0 }& [2 b3 V
2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

3 P) ^* V9 V' l3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

( w! O4 U- c9 O1 A* N大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
7 T. n, h: D. c$ |" k***********folding*************
# d$ r+ @  ?0 }& M  v9 Q0 u# y.prot
.lib 'xxxxx.lib' TT
.unprot
.globle VDD
( }& s3 j3 s; H+ T: k.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
6 I2 ?' j' l) i; r% f$ P9 F*****************
VDD vdd gnd! 1.2V

1 C" c- b0 S- l5 c( Y) @VB1 vb1 gnd! 0.74v
VB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v

4 k0 L/ F6 i2 B; K0 AVCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
*****************

M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
7 ]! c0 C5 t9 G# [; {4 nM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
# X2 ~" o: A; cM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
: H+ E4 i: m# s' d( O0 e/ XM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
/ p# e. t2 X3 ?0 n* q
6 m  K) }$ }, f" e***********analysis*************
************output**************
% J+ u" W7 y% @2 @# ^.op
( T# h" G: `' F& N/ J$ Y.option post
- z' h4 i7 W! {' g/ q.tf v(nout) vd
.end

      v(nout)/vd                               = -115.0583
& H: z( V9 y* \4 J4 J/ y, _+ {      input resistance at             vd       =  1.000e+20
0 E8 A, t) N. E      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??

2 R; J$ K( x3 _) n% F[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
- U7 M* v" {# z9 c) a- o; q因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
( X! u' B) r% X1 @小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手


多虧有vince大大的肯定，小弟才敢放手去做

$ X% M8 K2 t  @6 ]4 Z) r9 Z; V不過，現在卻又遇到個難題，
- [/ D5 p- d1 I% Y) y- {電壓值該怎麼調，或者W/L該怎麼分配，
' B  y, U: T5 c8 }1 ^! `$ [才能讓Mdrive的部份便成SATURATION??
$ X" T" N8 p1 ]' w$ y5 @. h調了整整一個下午，linear就是linear，說不變就是不變....
, y9 h/ f. D+ W6 e3 SM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
) s. W' z$ C$ y, ?! ]4 K4 W看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
' S2 p% M. E2 r: w) N需要多少電流?
9 z8 H3 M% Q# @8 q& S: Nregulator 的load regulation spec是多少?
6 o* \1 `8 T$ s! z第一級OP bias電流多少?
$ t/ W+ [4 n- e: ^, k' m這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
. \% x( M, G9 r5 G" G* P+ v回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
) O$ i  J/ ~3 N5 G& F剩下的...恩，也不太清楚，似乎是自己設計....
1 R7 m& m  `( h& v  T# {所以...就想說先以增益為目標....
, N% Z% `* [# I& R( h
: e' i' e0 \) P. E5 A- S& I) N# ^6 x[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
7 n- C) I% f; }! x& p% `! o8 b% h0 _感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
0 T* X; w* u; o: s7 {不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
+ ?1 V( p7 z$ w+ D% l   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
" P" z  s! Q9 Q- ?2 z   做了也是白做
- `  a. |* V# l( e2 |+ ?  k3. gain大有他的好處  可是over design只是增加自己的困擾
$ l! ~- Y5 F+ @7 \   所以你應該是要去算一下你到底需要多少gain
/ R- R6 P- x1 v; T' ?: J9 B4. 如果你是學生  而這個不是你論文的主要部分
, B! M1 Y- _$ U   那我會建議你用更簡單的架構
  _; t4 k: z) Z% C1 J/ X! O. d   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
2 s1 m% S8 u* o+ A! L2 ~0 S: d, ^5. 你的VCM就是你的Vref 不是1/2 vdd
' J! S. q) }5 h; u0 ]- c$ s0 q6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
' x1 Y) k4 R* _4 h2 ^不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
& m9 k* l/ ]4 h. ?/ L我試完後的結果再跟各位大大報告！
# c. v& |: U, L謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

2 G# j: N2 a0 }- P恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
" d' F7 @' ?1 [1 f  }$ x6 }而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
- ^- t# T( v  a- J8 _7 P! e7 lfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
, i/ D/ q* k; J; j3 R9 p3 l1 g- u& Q我重新再重推做一次...
* _9 {  J- U0 v; u9 J2 a/ [
[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
" \/ |: w7 R$ U有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
; n0 V! F" q0 |2 `附上他的paper讓大家研究看看。
$ t3 i5 @) p+ M  I3 x**** 本內容被作者隱藏 *****

( X0 G) z$ e6 W9 J% m* T. n. @% Bregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
. _3 P. }  `. z3 i4 n7 y 要錢以後再說。

[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
1 Y6 l' ?5 G0 e* p# P咦?
) ~5 f( [" G9 k' T話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
0 [3 ~; l! W; [5 ~8 q/ p$ @finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
- w- u% |! y8 Q1 M3 G我重新再重推做一次...

8 a9 y$ M1 i/ {- Y. E
% P, g" y: a0 q# m6 L# k. K

7 m2 b' F! }$ Q% R不了解你指的MD和MC的縮寫意思
6 z/ u2 l! |1 Q2 G. q我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
; Q! {8 s0 t8 C8 Z! l4 }. p小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

3 J8 ?  v, ]" ]& p恩.....原來如此...
3 v0 v3 o% p7 ?8 P; }今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
; Z9 p. x% |! @% T$ J也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
3 x4 s  l5 K) D結果失敗....
) ~7 p$ u  z6 z6 G; }0 Q$ z$ C真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
# T1 T2 p4 e8 b5 s9 L大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
9 k6 R! ^3 L2 c喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
2 V! j' X1 {- @8 w9 w看finster大大的解說，
發現OP的學問，還真是多....
唉...小 ...

2 ]# }4 V; n0 f
; g. ~  K: W8 n8 h( y: }我想,你有點誤會我的意思了
1 j6 W) i' Z* P' s在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
. X& Y# f' f8 c" G而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
. n; M1 K( d! Q5 Z# W如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
! V+ U/ C. a4 r7 p3 z& f$ }而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

" ?/ D5 g* G1 a嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
! y$ n5 O8 e" O' E& E" h, l; ]哀....然後面積就變得超大超大....