請教有關調folding_cascode 放大器的訣竅

st80069

' e7 {- a8 [/ M5 e上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
& O  f8 K, b+ ^& l在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
. q  {( g6 a" J. Y) t& W. A所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
8 m/ J  ^/ Y+ c4 d: A但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
  ?4 N' Y7 @; H% }) L" X在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??
# C* S  d) ]( p% n
2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
3 g& A- K+ S3 B2 ^) E: n0 W
3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
$ b6 b. \- X1 S# H$ s0 Z6 f" R8 E2 P
* U2 S2 r+ p. t# r. j- V# Q' w* l大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
& V5 T6 ]. X$ ^# X& ]7 L希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
  f" h7 \8 y# E$ O. D***********folding*************
6 X# U% z) N8 M6 y# m$ ].prot
: w1 p8 l' C9 n* E! P% \.lib 'xxxxx.lib' TT
* e& ^5 u5 r; ~.unprot
.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
+ q2 U, [0 w8 _' [* @; l*****************
9 c/ x$ s  s! tVDD vdd gnd! 1.2V

0 \* V5 a; l( H$ |3 L8 `VB1 vb1 gnd! 0.74v
VB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v
1 J6 b2 V2 ?: {; o$ `$ {
VCM vcm gnd! dc 0.6v
1 \1 [9 ^; R- T& @/ H( `VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
*****************

M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
. R  d/ J5 k  ~1 O; z/ ~M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
+ ~  s6 d9 X9 H  v- |# R  v7 oM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
8 [6 ?' H3 T  M3 K0 rM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
/ Y- l! r4 ^1 H- x/ @" HM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
) _# L- M- M  u! MM9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
2 X& }  G  b9 w" M
***********analysis*************
************output**************
.op
.option post
.tf v(nout) vd
.end

      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
' y: x; i  i3 e0 d) K      output resistance at v(nout)             =    1.0725x
- W. z$ s0 i) E. t' p增益只有115.... 要怎麼才能升到1k以上勒??
0 ^, }+ B0 T3 T( t2 g) c$ a8 D7 B
[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
$ w! ~  U! i7 _1 T結果反而調不出我要的值，
! L; d3 Z/ q9 k6 l: v小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手
( z; e# V! Q) ^& y+ _. P$ Q

' \+ Z8 k; B. r0 A多虧有vince大大的肯定，小弟才敢放手去做

不過，現在卻又遇到個難題，
$ K0 F% f6 W. k0 B% K/ b( j電壓值該怎麼調，或者W/L該怎麼分配，
( e# e5 G, c& o* `- ^才能讓Mdrive的部份便成SATURATION??
調了整整一個下午，linear就是linear，說不變就是不變....
: P: B$ G5 p+ Y. KM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
7 d5 Q- ?! ~: S% r( y) X你可以調看看

vince

能不能說明一下regulator的load是什麼?
& Y4 m2 ?# F) n1 c' ?2 p* Y  R% o因為看起來是IC內部的power
: r) a- O: u6 l' Y) r需要多少電流?
" K! i4 [8 y3 }1 a) X7 B' d3 g% n8 Kregulator 的load regulation spec是多少?
% ?6 L  A7 c* Z( \' y; X$ A1 D第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
! o3 |) U- R- H* m2 V謝謝hiyato大大提供的PAPER......
回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
# ~3 \2 M0 l7 B1 }7 H4 f  D. f剩下的...恩，也不太清楚，似乎是自己設計....
0 ~+ I% v' {+ B3 ^- L% J) Z所以...就想說先以增益為目標....

: \/ K, X1 x0 U7 i* i  }- V- o[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
8 _* ~8 {( b* R9 W& g! y不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
; x: |/ ~# E! y# T, |! I8 p   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
! C  t8 m# I. \& L: ?   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
: g& c$ U4 p9 x+ o; g/ R* E4 M; d. i4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
( i* n/ n" ~1 x5 M   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
3 ^8 g$ r# q5 v7 H  D) G5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
4 a5 E" k* T7 f6 D不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
& E) p" \* `3 e5 O. {看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
# H- o+ U2 @% m' M謝謝大大們的不吝指教....
8 R; t. G+ }" H/ H( `(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
- |3 K+ X2 ]* B除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
( w1 M7 E( q, _, Y; h小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
; l* P* j* m( F; B8 K. {8 A) ]
[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
% `+ f* A- F# R$ F+ R話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
. {# |# A) \; n: k0 X, A+ R(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...
0 _5 \' X" p2 x6 z
[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
5 d* S% Q- X# R, h  i5 Z5 G. q附上他的paper讓大家研究看看。
; Q1 z# v: u6 A1 o. Y! \! x**** 本內容被作者隱藏 *****

regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。

[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
: u% R0 j( Q/ I/ Q話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
. N0 v. H5 O, S7 M% }0 W& |8 Q) b抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
* k7 |. f% v% y5 u. o1 F8 V恩...那應該是我的寬長比設計的問題了...
5 k5 X6 V8 N" s+ h% N我重新再重推做一次...

9 {1 {/ U& r0 V) @/ q
( ?! O; B6 S6 e+ l* B4 M/ O0 }
不了解你指的MD和MC的縮寫意思
我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
0 G. d7 z7 ]2 P1 x4 b7 G3 O2 }- ]因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
2 s* r7 A' C' [0 ?自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
8 U, d  W8 x- U很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
! z( q( l- r' Y* R發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
- B4 X" X3 Q1 b
% k* g3 y7 b' \恩.....原來如此...
; C' H4 d( ^) `8 T& [( |% I今天發現了一個問題.....小弟的功率真是省到了一個極點....
" X8 |& ?$ g) |6 T+ Q電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
6 S8 s$ P" E8 F結果失敗....
  o4 O) j7 [5 {# u6 d& W8 m% z真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
$ E, ?3 T1 n; U, z$ p/ {$ y喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
唉...小 ...

/ E- G7 E, }8 L5 ^% c7 w

* u$ Q/ }9 d* q$ v; {/ j. b) v3 m% N我想,你有點誤會我的意思了
, s; o) _: P1 x3 \) `$ T/ U" w/ T在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
0 |& c+ U  i) v& v2 j$ d8 A如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....