請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
# p+ N5 k. f% t在下初入門，設計跟理論之間有極大的差距.....
8 q, h' R* B' l, A) s; m6 ?2 i% o/ O在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
) }8 O+ t6 g9 W  I) K所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
7 V. q: d9 b/ j7 M, v: s7 z0 y等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
9 F1 c' k* o5 g
增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
7 Q8 ~& P3 z4 A6 g' e+ V在下使用的是65nm的製程，所以VDD是1.2V，
; G4 k6 O0 L" }+ H而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

8 x3 b  h" k/ S7 b3 K! ^. s3 H所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
, d3 o0 b* p$ \. V
! X6 }6 `6 t  _6 K& _6 r3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
' f- A" ]2 D' J9 h) `
# o  S( P; ~4 X. E) @+ r/ L0 v  @大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
* w; l# C# Z3 p; o1 A, d4 j附上他的paper讓大家研究看看。
* _! a, y. _- _* E! F' s6 A$ d

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
- p# ?+ `0 `! R! K***********folding*************
.prot
! c/ V  F! \4 k( b& m' _.lib 'xxxxx.lib' TT
.unprot
$ c  [# J0 r; p" h" B/ s: E5 h2 y.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
* ]8 }9 d$ {+ r* R*****************
VDD vdd gnd! 1.2V
7 H' ?1 K* P" e
& C6 E& [* B* u% DVB1 vb1 gnd! 0.74v
VB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v
  V0 V  B7 E( m' k9 E) T) J4 P* `
- Q. {# z5 O+ Y5 z1 l7 TVCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
5 g+ A) y  ~! F! b9 A- U) y*****************
6 t- `6 }9 w% u0 o. B
4 h' n- @8 j9 v) Q2 E: h4 bM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
  q) K0 X0 q+ A7 rM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
% {3 y, \! d8 e0 U# s4 A2 XM4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
0 y: b4 B4 y. W) F) y8 d, ?4 [( H  CM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
' C- u# h  P4 L  a( V' K! MM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
0 M: R- d+ H% w& h$ x" yM9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

% m6 l/ Q2 O+ }1 n***********analysis*************
************output**************
8 S1 `6 R, f' z( ^6 S( \.op
$ V. V9 S* f- `: {.option post
.tf v(nout) vd
/ b) o$ D5 y# @8 X9 I.end
* O* U: J# g2 q$ ?' l8 L, s9 o% [" i
      v(nout)/vd                               = -115.0583
& _' _9 X  Y( `  H! s" l      input resistance at             vd       =  1.000e+20
      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??
- h- G9 W9 r( ?: X
[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
( B0 n" m" P! F$ ]" Z. `差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
, r* `5 E" s  a; [/ v. h" f小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手


  Q- O0 h' a, b' F9 [多虧有vince大大的肯定，小弟才敢放手去做

不過，現在卻又遇到個難題，
0 `- l: H& @% s7 p; W! N電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
調了整整一個下午，linear就是linear，說不變就是不變....
+ ?; Y. O4 N; R; p* x4 j. t% R4 kM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
- ?+ t7 ^+ ?3 t  ?: Q因為看起來是IC內部的power
需要多少電流?
regulator 的load regulation spec是多少?
第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
4 V" D7 }$ `2 a. E' [2 c8 U回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
: w: N, V0 n, b9 m/ I6 z剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....

[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
4 R9 |& ~# Z% B& E而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
% [& S! |: W4 i0 S9 P2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
7 O; x3 }4 }- ^9 u   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
7 B- T- K# k* D: V$ L( I2 o   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
* m) @5 D1 ?7 O% N% T) {$ o7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
& `% d, g' [: U- F4 h$ v5 j( ]8. 今天話有點多  不好意思

squallscer

XDD
不會拉，vince大大見解非常的寶貴唷！
% S5 y% m2 B( W5 o" t0 j2 c更謝謝finster大為我提供的建議，
0 S; m5 }9 p/ K* a& L2 }$ H4 I看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

$ {7 Y1 `/ K3 Q恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
! _4 ^4 X6 |  |8 E3 W小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~

[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
2 a  ~+ v1 k( t  J! ?% Y$ [* @話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
: D; X3 K; Y6 `+ X1 {6 ~; Y(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
4 g3 s& J' r: M- l: h0 `我重新再重推做一次...

[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
/ N) H" }9 ^5 o$ L; M) Q附上他的paper讓大家研究看看。
# N$ v& G5 ^. m8 _**** 本內容被作者隱藏 *****

5 t& c6 V9 a) O2 W  i& h% I7 Vregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
7 E( {3 h7 {2 l4 Z4 W- A 要錢以後再說。

! d) F! ^% ]  O8 w3 p. m[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
) {2 g7 W" @3 H5 G& h話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
, v$ G2 w, g0 f/ O* N(昏頭)
抱歉抱歉....
& n# F& _& i# T9 b: Y& Yfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

/ w* I$ T% N7 c* D9 v
. y4 n3 w3 j0 D+ D# _/ M

不了解你指的MD和MC的縮寫意思
3 a& g' E; F; x7 D9 D: u# G我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
: ]0 L8 I& s1 D0 h7 l9 M因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
5 j/ L# M6 i6 B! p( M( _自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
4 c' O' N5 B8 o) D% ~看finster大大的解說，
發現OP的學問，還真是多....
# U/ z" O) d( Z0 [唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
8 [( S; M: A1 Y6 g
$ o5 f0 `: ^8 a$ s' w( |從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
2 e2 D% z) J  u& G6 _# M
恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
) _. v+ T8 T$ z很謝謝kgbriver的寶貴意見~~~
& a* z6 K( `1 C4 J看finster大大的解說，
發現OP的學問，還真是多....
唉...小 ...

- a! _: U! }( v6 }  D
1 V& r9 w8 W. e$ Q- S
我想,你有點誤會我的意思了
4 R  H  p: J3 P& {* f7 m+ }在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
' K( T' d' S# a8 L, h; {3 v% p而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

4 ?) z: E9 r8 l1 @! X
4 x* r$ [2 V7 g5 V9 D! C* t嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....