請教有關調folding_cascode 放大器的訣竅

st80069

* g1 b, i; s6 W上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
9 E0 m# `0 M+ R# m* {; o3 G" r所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
) C- L9 o; w) o1 w; C5 }0 h: b3 I等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
. \+ v% b$ G( c$ q4 D在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
; _( I+ l. }$ b$ \; E4 z/ I9 l3 q看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

( L1 s$ G4 Y% ~! \- J所以有幾個問題跟訣竅想請教各位大大，
' w. a  D8 ~2 M8 U1.VCM的值真的需要固定在VDD的一半嗎??
5 L% [7 x, f7 O/ Q- R! R/ @
4 t% w" e* R; R) Q6 o: D: R5 L2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
- c# _, i; @( V, f* W" k, ]+ ~
2 G( |, z! @! |( Z( {3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

3 ]) i8 h6 X4 O, Y: t- g& r大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
8 w3 G( ?+ ?  d( J' b; {7 o.lib 'xxxxx.lib' TT
& M2 ]' K- h/ i! l.unprot
5 {$ }6 q2 ^+ R' n5 d$ }0 N- K: X.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
5 A( j, m' l" e* D, P6 h( n5 [0 l*****************
. ]7 l) ~. H9 ~( j% b; \/ i6 lVDD vdd gnd! 1.2V

VB1 vb1 gnd! 0.74v
3 D; l/ ]3 ]$ a7 a5 g2 AVB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v

VCM vcm gnd! dc 0.6v
VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
! o2 L6 U4 D% p8 L; \/ \9 S*VC vc gnd! DC 0V
6 D2 W4 |& _  _: B4 a* I. vEIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
* o4 \' F/ O; \; ^*****************

M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
+ @4 n, x  T5 o/ U" L  K+ bM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
& M) {4 P/ W2 V0 ]5 d) ^M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
& s! m6 V7 d4 G" U6 PM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
! }4 L0 J/ J6 D, {, m" `
+ [" w3 m( t& }" d***********analysis*************
- g& y! v5 b" ]. X2 k/ ?: [6 Q************output**************
. A* m2 W: @: q$ X6 X6 c.op
.option post
.tf v(nout) vd
' W! q5 h; P# l: v! S5 o.end
/ E/ m6 _/ [" f6 s* n" {
      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
/ [  r5 Y  l/ c. w1 c      output resistance at v(nout)             =    1.0725x
3 }. Y/ v) S- c$ _. |& ?  R2 h增益只有115.... 要怎麼才能升到1k以上勒??

; L3 V! O; |+ i2 ]/ Z[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
, i9 |% t8 P$ s% I) m差不多極限了

st80069

原來如此...原來是到極限了...
$ r6 F3 ]8 v! [3 [0 ]因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
! L# i8 i  S: n  R小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手


7 t9 q+ C  _& m8 p& I+ X多虧有vince大大的肯定，小弟才敢放手去做

) T: Z% @( l' K) H不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
; T1 W- P+ V" B$ p+ e才能讓Mdrive的部份便成SATURATION??
: F# K2 V! f$ S* J, u$ S- u調了整整一個下午，linear就是linear，說不變就是不變....
M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
* h+ W" r: P; R, [9 `看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
3 J$ I7 ]* _& ?$ {% @# D) l" e因為看起來是IC內部的power
% J2 P, }! C+ I需要多少電流?
8 A6 r+ k4 i  f+ d. Lregulator 的load regulation spec是多少?
第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....

[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
' |7 }2 B9 u% w2 W' t; U( W, O感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
, h2 F$ g0 P. K* \  A# K當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
/ t) j% \$ D9 R' w$ o( ?7 R不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
2 A* h3 [( `3 T2 T   所以你應該是要去算一下你到底需要多少gain
9 O% E$ D% R+ N  x2 L4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
不會拉，vince大大見解非常的寶貴唷！
更謝謝finster大為我提供的建議，
看到各位大大為我解答，讓我求助無門的情況下感動非常了
( e7 R/ c' G' ^& B0 ~恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
7 ?8 O7 o4 g& v6 v(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

& x! U- B+ s5 b# n* L& }7 Y: v恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
6 k% `4 c5 q) |而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
6 o# s3 {" l. h) _  R
3 w, f/ F! ?. Y2 L; F[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
4 @, Q4 D) W$ a" H抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...
# a/ L' [+ q( o% Y: n: j9 J
9 q/ y) ]) E% l$ r: w[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
& @( R/ U9 C- ]. h9 }* u* \有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
( x5 E$ N; p8 _附上他的paper讓大家研究看看。
: A8 L5 N* Q% }: _**** 本內容被作者隱藏 *****

0 X/ F6 a; r  T4 _6 Y" I! x& O3 Mregulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
4 g: q, O: \: p! w4 [0 w 要錢以後再說。

[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
1 J. e; s4 g& _3 o3 y5 W% P恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

# g2 w1 B5 `9 u1 M

$ G, E$ t. b! h. E1 v( z! f
不了解你指的MD和MC的縮寫意思
4 O% s6 d4 `1 D0 @1 t我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

, P  m# L; c/ J8 k+ H% N, w5 A4 s- w從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
3 ?0 D/ H: i5 K9 I
, ~  q2 p+ a: R" k# i% }5 N恩.....原來如此...
! b+ E( Y9 ~( u) b今天發現了一個問題.....小弟的功率真是省到了一個極點....
) _/ c. z7 n* _0 |8 k; w2 l0 X2 |電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
7 s1 T2 v! e! r, U; F- T也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
7 i- z- x" l( k) }8 P喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
# }+ F9 e, ^3 o6 ]8 h! @) R; f很謝謝kgbriver的寶貴意見~~~
6 E! e# N' g( i) f看finster大大的解說，
0 s& [0 N7 y; _4 Q5 W發現OP的學問，還真是多....
唉...小 ...

" B; K+ [/ o; G2 X1 m
5 q  N4 o1 t4 _2 S; p
我想,你有點誤會我的意思了
5 y: L0 N4 P3 ~在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
% |4 b( O6 {' V2 l# e* i而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
8 g, y4 V, {  D% t如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
$ `6 N% q. I! e5 f( j4 m而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

* {6 n( S4 ~9 l嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....