Latch-up for Bipolar CMOS DMOS 5V/40V

redkerri

各位大大：

小妹我現在遇到Latch-up問題，fail情況都是直接燒毀，製程是BCD 5V/40V
請問我該如何作FA分析去解決這個問題？

現在正在焦頭爛耳中，不知道方向在哪？
3 `, w) t% k- a" G( E# R2 K希望各位大大能給點方向或意見可以提供小妹，謝謝！

redkerri

To Kokokiki:
non-epi wafer

% B3 [) P) v7 G0 P: pTo Tcsungeric:
0.6um process

To 阿光：
目前都已確認過Layout，尚無找到問題


我們的設計是有內含LDO circuit，針對Latch-up是不是有哪些應該要注意的點呢？

redkerri

抱歉，今天與晶圓廠確認，我們的製程是有 EPI 的

- y' T  j1 \$ T* D4 ^- o7 V請問，高壓產品的 Latch-up 打法是否完全遵照 JEDEC-78A 的規範？
) Q" R/ s+ ^  k9 {Input pin 接 high 打一次，接 low 也打一次？
0 U2 `* q# v% d  z3 l4 a$ [9 q或是只要參考應用電路的接法去打？