Latch-up for Bipolar CMOS DMOS 5V/40V

redkerri

各位大大：

# a8 y, a1 R% M- X小妹我現在遇到Latch-up問題，fail情況都是直接燒毀，製程是BCD 5V/40V
請問我該如何作FA分析去解決這個問題？
" I& `' w  u7 {: b$ r
現在正在焦頭爛耳中，不知道方向在哪？
希望各位大大能給點方向或意見可以提供小妹，謝謝！

kokokiki

請問有長epi嗎?lacth-up有許多原因....

tcsungeric

請問是哪家foundry的BCD製程?是哪個generation node process? 0.5um? 0.6um?...

阿光

1. 先 review layout
2. 如果無法從 layout 看出，做亮點分析，妳的例子是直接燒毀，所以已經知道大電流路徑
6 D8 ~9 O2 I6 ^$ j( W3. 就燒毀位置附近 layout 畫出可能之 latch-up 等效電路，看是哪邊寄生電阻過大，過大部分就接多一點 contact，或者寄生的 n,p type BJT 拉遠一點即可
以上是個人的小小經驗....

redkerri

To Kokokiki:
non-epi wafer
" B9 N6 D+ ^- f' V
To Tcsungeric:
4 X4 w+ G7 B7 P5 c. J0.6um process

To 阿光：
0 G3 W& ~2 ^. d$ c$ e目前都已確認過Layout，尚無找到問題
- @" F" ?  L2 p: A

我們的設計是有內含LDO circuit，針對Latch-up是不是有哪些應該要注意的點呢？

persuse

做完Hot spot找到位置, 看位置附近 Layout,Device cross section及circuit操作方式加上偏壓,
7 w; w" C7 a9 B: ~看有為寄生bipolar 被 turn on . 注意 P/N介面 0.7V 就turn on.
- f' I3 m( X9 B1 L5 y0 q另外是高壓製程一般都有EPI.

redkerri

抱歉，今天與晶圓廠確認，我們的製程是有 EPI 的

請問，高壓產品的 Latch-up 打法是否完全遵照 JEDEC-78A 的規範？
Input pin 接 high 打一次，接 low 也打一次？
3 X% T. I7 U1 g( I' Z; l% ]* B或是只要參考應用電路的接法去打？

kokokiki

如果是有epi,那P-sub(or n-SUB),阻值是相對低,比較有可能的是HV-device的well之間隔離不良造成.
可以在run-timing的狀況之下,用紅外線攝影(晶圓廠通常有)做高點分析,找到較hot的junction,做layout上的改善.

lin.weite

是漢磊的嗎?!
0 o" X3 q; p/ u7 o, {" V; M2 r加大Drain端到Gate的距離!!然後加大Contact Size!!
再不行就加Zener Protection!

shkao0201

在POWERMOS的GUARD RING 家厚,檢查LATCHUP 可能的路徑
) L5 \. w4 L6 A6 I1 v) ]4 `有燒毀現象  就要針對該地方分析latchup發生原因.

szona44250

受益'良多
7 J0 E) M: t2 e0 ?; ^0 Q( w0 }
7 i$ j% X; P: x5 Q- \: t. P謝謝大大的分享!!!!