Latch-up for Bipolar CMOS DMOS 5V/40V

redkerri

各位大大：
0 D4 R' z) H3 Q# u+ a+ g6 d0 v
小妹我現在遇到Latch-up問題，fail情況都是直接燒毀，製程是BCD 5V/40V
請問我該如何作FA分析去解決這個問題？

現在正在焦頭爛耳中，不知道方向在哪？
  O3 \/ A7 ]4 c2 G' h希望各位大大能給點方向或意見可以提供小妹，謝謝！

szona44250

受益'良多
6 j/ U; @: C, ~# B1 {9 ~
謝謝大大的分享!!!!

shkao0201

在POWERMOS的GUARD RING 家厚,檢查LATCHUP 可能的路徑
3 Y& u1 F% S3 W  F, Z) v7 h有燒毀現象  就要針對該地方分析latchup發生原因.

lin.weite

是漢磊的嗎?!
加大Drain端到Gate的距離!!然後加大Contact Size!!
- w' {3 e8 ^" a  _再不行就加Zener Protection!

kokokiki

如果是有epi,那P-sub(or n-SUB),阻值是相對低,比較有可能的是HV-device的well之間隔離不良造成.
0 I! }" o* U; v) O: P4 f可以在run-timing的狀況之下,用紅外線攝影(晶圓廠通常有)做高點分析,找到較hot的junction,做layout上的改善.

redkerri

抱歉，今天與晶圓廠確認，我們的製程是有 EPI 的
) H( [. q3 V! F, Q$ x9 b9 @
請問，高壓產品的 Latch-up 打法是否完全遵照 JEDEC-78A 的規範？
8 S! u& t/ M' e0 N$ vInput pin 接 high 打一次，接 low 也打一次？
或是只要參考應用電路的接法去打？

persuse

做完Hot spot找到位置, 看位置附近 Layout,Device cross section及circuit操作方式加上偏壓,
看有為寄生bipolar 被 turn on . 注意 P/N介面 0.7V 就turn on.
; U, a7 t6 N6 A9 V) D( v7 p$ D另外是高壓製程一般都有EPI.

redkerri

To Kokokiki:
non-epi wafer
) ^0 G' L* V+ z2 A( h
' a) f- U% p, b8 c0 H: P) L6 jTo Tcsungeric:
0.6um process
" j' u! N/ e/ K/ `8 i; z, {7 m
To 阿光：
目前都已確認過Layout，尚無找到問題


我們的設計是有內含LDO circuit，針對Latch-up是不是有哪些應該要注意的點呢？

阿光

1. 先 review layout
2. 如果無法從 layout 看出，做亮點分析，妳的例子是直接燒毀，所以已經知道大電流路徑
3 _# a  r9 t( l! C3. 就燒毀位置附近 layout 畫出可能之 latch-up 等效電路，看是哪邊寄生電阻過大，過大部分就接多一點 contact，或者寄生的 n,p type BJT 拉遠一點即可
以上是個人的小小經驗....

tcsungeric

請問是哪家foundry的BCD製程?是哪個generation node process? 0.5um? 0.6um?...

kokokiki

請問有長epi嗎?lacth-up有許多原因....