Latch-up for Bipolar CMOS DMOS 5V/40V

redkerri

各位大大：

小妹我現在遇到Latch-up問題，fail情況都是直接燒毀，製程是BCD 5V/40V
' J, z" n+ \) [  r& d請問我該如何作FA分析去解決這個問題？

現在正在焦頭爛耳中，不知道方向在哪？
希望各位大大能給點方向或意見可以提供小妹，謝謝！

kokokiki

請問有長epi嗎?lacth-up有許多原因....

tcsungeric

請問是哪家foundry的BCD製程?是哪個generation node process? 0.5um? 0.6um?...

阿光

1. 先 review layout
2. 如果無法從 layout 看出，做亮點分析，妳的例子是直接燒毀，所以已經知道大電流路徑
5 E" m. J: {3 j6 ~  p. _- j( I3. 就燒毀位置附近 layout 畫出可能之 latch-up 等效電路，看是哪邊寄生電阻過大，過大部分就接多一點 contact，或者寄生的 n,p type BJT 拉遠一點即可
以上是個人的小小經驗....

redkerri

To Kokokiki:
non-epi wafer
2 u0 x# v! V  K4 v
. T1 M7 M4 s3 d. N# i* N  @To Tcsungeric:
0.6um process
2 Q& Y/ g  ]) d
, p! ?1 G% n* R# q6 K& W' j% mTo 阿光：
目前都已確認過Layout，尚無找到問題
" l2 e% K' c  l& N2 j& l/ ]
5 S3 \+ z# ]# {$ f5 b+ w/ L3 i
2 G7 c2 T9 m- @7 U5 W- q* G! [, E& ^我們的設計是有內含LDO circuit，針對Latch-up是不是有哪些應該要注意的點呢？

persuse

做完Hot spot找到位置, 看位置附近 Layout,Device cross section及circuit操作方式加上偏壓,
看有為寄生bipolar 被 turn on . 注意 P/N介面 0.7V 就turn on.
另外是高壓製程一般都有EPI.

redkerri

抱歉，今天與晶圓廠確認，我們的製程是有 EPI 的
$ H2 p+ |% m# [3 L$ x2 ^
請問，高壓產品的 Latch-up 打法是否完全遵照 JEDEC-78A 的規範？
Input pin 接 high 打一次，接 low 也打一次？
或是只要參考應用電路的接法去打？

kokokiki

如果是有epi,那P-sub(or n-SUB),阻值是相對低,比較有可能的是HV-device的well之間隔離不良造成.
可以在run-timing的狀況之下,用紅外線攝影(晶圓廠通常有)做高點分析,找到較hot的junction,做layout上的改善.

lin.weite

是漢磊的嗎?!
加大Drain端到Gate的距離!!然後加大Contact Size!!
# M: ^5 s, V0 G) B6 N4 _再不行就加Zener Protection!

shkao0201

在POWERMOS的GUARD RING 家厚,檢查LATCHUP 可能的路徑
7 `* d0 e2 v6 o$ x. g8 c* s* o有燒毀現象  就要針對該地方分析latchup發生原因.

szona44250

受益'良多

謝謝大大的分享!!!!