7段顯示器用when else 寫法

gto10620

剛學FPGA/CPLD 現在學VHDL寫出7段顯示器。
entity sedg7 is
    Port ( S : in  STD_LOGIC_VECTOR (3 downto 0);
: S: L6 f6 b* c+ [+ y           Y : out  STD_LOGIC_VECTOR (7 downto 0);
$ V; B. D6 w# A8 u           a,b,c,d,e,f,g,p : out  STD_LOGIC);
end sedg7;

architecture Behavioral of sedg7 is

1 I- |: M$ K: O7 E+ _; T  `begin
' Y" V" R; w" q( O        Y<=        "00000011" when S= "0000" else               
2 e5 F( I, _/ z2 o' r                        "10011111" when S= "0001" else       
9 ?5 M7 ]- v$ w5 e                        "00100101" when S= "0010" else       
+ K3 ^& o7 [6 F* p; r- s) x                        "00001101" when S= "0011" else       
                        "10011001" when S= "0100" else       
9 v# p9 H5 O. S# S0 y6 w                        "01001001" when S= "0101" else       
                        "01000001" when S= "0110" else       
3 J% k, [: H! @+ P                        "00011011" when S= "0111" else       
                        "00000001" when S= "1000" else       
                        "00001001" when S= "1001" else         
                        "00010001" when S= "1010" else       
$ p) h" A8 z5 s                        "11000001" when S= "1011" else       
                        "01100011" when S= "1100" else       
# b7 T$ S6 T" X  F% U, i                        "10000101" when S= "1101" else       
# u2 h" r- v6 B. }* p8 A  O                        "01100001" when S= "1110" else       
                        "01110001" when others ;   
+ @. }* X0 E7 g; A2 F                       
/ z# x. R9 {% }) F                        a:= Y(7);
                        b:= Y(6);
1 G1 W# M- l' G; z- g, R$ `6 h                        c:= Y(5);
                        d:= Y(4);
                        e:= Y(3);
                        f:= Y(2);
                        g:= Y(1);
# K4 e$ q/ s, m2 ?9 w& `7 \+ ~                        p:= Y(0);
                SEL0<= '0';
4 Y, ]7 o# q" T5 D8 |: U/ ~end Behavioral;

+ N. `) e$ L, n1 Y, ~ERROR:HDLParsers:164 - "D:/ypj2008/4e2afpga/sedg7/sedg7.vhd" Line 54. parse error, unexpected OTHERS
ERROR:HDLParsers:3312 - "D:/ypj2008/4e2afpga/sedg7/sedg7.vhd" Line 64. Undefined symbol 'SEL0'.
! t! b' v( A) v( ~一直錯誤~"~ 實在搞不懂... 誰可以幫幫我呢? 感謝~

addn

您好
& B: v& U# k( P* X) [3 @1.
Y : out  STD_LOGIC_VECTOR (7 downto 0);
# [% R" v" p& w3 c& B+ T Y宣告為out 怎還可以指定給abcdefgp

  W: I1 ^7 z6 _% V( ^' z2.
a,b,c,d,e,f,g,p不能用":="要改成"<="
( ~8 R6 V  P4 g8 ]& ~# x- E
3.
7 \/ n0 E+ V7 G, P" F* G: mSEL0沒宣告,怎會冒出SEL0<= '0';來呢
5 @4 h8 j, ?8 T; T& C+ l
3 m  a+ P3 z# W2 J. j[ 本帖最後由 addn 於 2008-5-8 09:30 AM 編輯 ]

airtiger

改成這樣就可以了

entity segment_7 is
. W% b5 [/ J# d! ~    Port ( S : in  STD_LOGIC_VECTOR (3 downto 0);
           Y : out  STD_LOGIC_VECTOR (7 downto 0));
end segment_7;

$ O% M3 Q$ l: varchitecture Behavioral of segment_7 is

4 ^. K$ g2 c- o) g) |begin
        Y<=        "00000011" when S= "0000" else               
, s7 Z% s7 d' K) @9 |7 j! h: I6 F                        "10011111" when S= "0001" else        
                        "00100101" when S= "0010" else        
                        "00001101" when S= "0011" else        
& w1 m6 F' e3 s+ O: P1 W9 S. ?' O; X                        "10011001" when S= "0100" else        
                        "01001001" when S= "0101" else        
                        "01000001" when S= "0110" else        
6 Z, _2 D" `1 L                        "00011011" when S= "0111" else        
                        "00000001" when S= "1000" else        
                        "00001001" when S= "1001" else         
                        "00010001" when S= "1010" else        
                        "11000001" when S= "1011" else        
                        "01100011" when S= "1100" else        
                        "10000101" when S= "1101" else        
4 [8 l8 q8 p: G& l                        "01100001" when S= "1110" else        
                        "01110001";   
( h1 {! i8 p% u" g* H2 d! Y7 B                        
7 I: ~  ^( f- \  |$ [4 @! Jend Behavioral;

gto10620

感謝囉!!後來我改成這樣
entity sedg7 is
    Port ( Enable : in  STD_LOGIC;
           X : in  STD_LOGIC_VECTOR (3 downto 0);
) L4 d% s, X1 l5 g                          a,b,c,d,e,f,g,p : out STD_LOGIC;
# u' q1 U6 t2 i# I- H  r                          SEL : OUT   STD_LOGIC_VECTOR (5 DOWNTO 0));
! o6 ~7 o* Z2 [7 S% l% _                          
8 v+ U, Q' [4 e* x7 q                          

4 m* l" P7 q! X/ rend sedg7;

# R( Y' |8 }0 i& q3 Iarchitecture Behavioral of sedg7 is
# c, G1 c6 |8 F9 jSIGNAL Y :  STD_LOGIC_VECTOR (7 downto 0);
% `! `; g% |: V% j! sbegin
                Y<=                "11111111" WHEN Enable= '1' ELSE
                                        "00000011" WHEN X="0000" ELSE
& X# q! H$ ^' `- u; Z                                        "10011111" WHEN X="0001" ELSE
$ @$ `; {0 Q& @  v# ~                                        "00100101" WHEN X="0010" ELSE
, \  e8 o; O0 c                                        "00001101" WHEN X="0011" ELSE
                                        "10011001" WHEN X="0100" ELSE
2 F7 ~  r+ |& z" ^3 }                                        "01001001" WHEN X="0101" ELSE
                                        "01000001" WHEN X="0110" ELSE
                                        "00011011" WHEN X="0111" ELSE
0 Y' r* |! X) b3 w$ C5 E                                        "00000001" WHEN X="1000" ELSE
                                        "00001001" WHEN X="1001" ELSE
                                        "00010001" WHEN X="1010" ELSE
                                        "11000001" WHEN X="1011" ELSE
                                        "01100011" WHEN X="1100" ELSE
                                        "10000101" WHEN X="1101" ELSE
4 V3 U6 e# ^# T  z2 p, R                                        "01100001" WHEN X="1110" ELSE
  @0 E) H0 }( R; a( x4 s' e9 N- l; h                                        "01110001" ;
; m: [& k7 P0 Q& q        a<= Y(7);
- t+ R* R; N$ [: i+ `$ f9 C- e9 n        b<= Y(6);
        c<= Y(5);
0 w0 V* |3 v, O' W' K( E        d<= Y(4);
+ ?9 V/ v$ P- `  y0 R; x$ t6 o        e<= Y(3);
' E0 G2 ?: ^8 |2 d        f<= Y(2);
        g<= Y(1);
        p<= Y(0);
. J& H9 G% |" K1 @3 R        SEL<= "111110" ;
end Behavioral;