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之前在做PLL時, 為了能達到50% duty cycle的clock, 我把VCO頻率震兩倍在除頻下來& o8 A( K) M) `, F! d" i: a6 |
就可以達到50% duty cycle, 但是總覺得這樣做好像很浪費power
8 s+ k# r8 {5 o所以就參考了一些有關duty cycle corrector的paper, 電路自己再稍微改良一下, 相關電路如下5 R* `/ m, c7 Q( I" B9 e4 o
給大家參考看看% X3 i3 g+ A/ [" t9 Z
+ ~' o, h- d, O, [
電路並不算複雜, 但是仍可達到調整的功能
7 J6 B& g; T$ d主要運作原理是先把CKIN除以2得到CKIN/21 s$ g; |1 |# k: S
再用VCDL產生一個delay的CKIN/2, 然後跟CKIN/2做一些邏輯運算得到CKOUT& q; B% l6 s0 G4 d/ L6 B, X6 p
Inverter掛個電容是一個duty cycle to voltage電路
& K; n! }$ ?" H, o% z" [2 v7 |用兩個反向的duty cycle to voltage電路產生一對差動電壓接到OP產生Vctrl% C: g' L G$ y" U( a
OP用簡單的一階放大器就可以了, 外面再掛個電容再濾波一下使Vctrl ripple更小一點, z) ?* ~+ K6 ^
然後Vctrl再接回去VCDL的控制電壓上
6 w( d* P: {+ L+ R% o, TVCDL: Voltage Controlled Delay Cell
0 C, \. ?4 j7 K. Y& d1 t6 L8 x. R( ?
, U7 H' x8 J* Y5 t v8 N主要參考這篇paper:
8 j" _) m, H* L) T! `8 _8 xS.Karthikeyan, "Clock duty cycle adjuster circuit for switched capacitor circuits"0 Q- D* V6 z* j$ u% t
: _; {! U$ R' J) a! a非常非常省電 我只用了約240uW左右(CKIN約500MHz) 6 ?2 o' K" Y. G* L5 p8 U+ q
# o% w6 l& a8 r9 O[ 本帖最後由 monkeybad 於 2008-5-7 08:50 PM 編輯 ] |
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