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[問題求助] 關於雙保護環(double guard rings)煩請高手解答

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1#
發表於 2008-5-6 20:12:40 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
我目前在青輔會受訓非本科或相關科系學生,日前去面試時被問倒了...面試官問我一個問題要圍雙 guard ring 的用意在哪裡?假設一個Pmos已經圍了一層N GUARD RING那外面一層要圍N還是P GUARD RING?假設是圍pGUARD RING 那工作原理是什麼?>>>這題應該是我不夠努力∼所以我回答不出來,我只知道單層的GUARD RING5 p, F: C7 v$ r+ a
以及放DUMMY的用意是什麼?我的回答是:防止過度蝕刻,當做備品用 但是面試官一直問我還有呢?還有呢?然後跟我說:你準備的不夠....但是我查了一些資料,大部分都是說這些,難道還有其他功用嗎?希望高手能幫幫忙,謝謝
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發表於 2008-5-7 23:45:28 | 只看該作者
我在之前的公司有lay過double guard rings,內圍是用PTHIN guard rings,外圍是用0 b% g. a  @) q- O  C
Nwell+NTHIN(甜甜圈結構).主要就是用來防止noise,那時是圍在Oscillator外圍.
6 |  J% k# l0 E* ~6 ?8 h# d1 P0 ?. q1 e6 v7 k  O7 \$ k
Dummy的話,不知道你指的是那部份?? 引述一篇paper " SmartExtract:Accurate Capacitance
! N  l5 v) c5 ]8 W+ W& r; t" D, nExtraction for SOC", 這裡提到的dummy是指layout完成後,在每層layer空曠處,補上同一layer
1 N; B  {) H; @dummy, 為的是在CMP process時,有較佳的均勻性:
2 X% K* f$ X4 F! I- S5 W3 hDummy(or fill) metal is introduced in the interconnect process flow to enable uniform
8 y# M' X9 ]2 z thickness control in the CMP process. Dummy metal needs to be treated as floating metal " D  G: v" a/ u& h
unless it is intentionally connected to a constant potential. Floating dummy metal
. J* X6 o, O1 @essentially acts as a capacitance divider.' m0 D+ E# g2 x- K4 V" V5 C
另外有一種dummy, 之前我在做analog layout時,會在需做match的mos旁,故意lay半顆或整顆
( |2 O5 `5 c+ ]) [, C# U+ t& y/ ]mos,除了你寫的那些原因,我想是因為實體mos的邊緣不見得是像layout般的四方形(what you draw is not what you get),可能是梯形或不規則多邊形,製程上很難做到如此完美,所以為了確保& r4 t( V  U) p& y
主要的mos的完整性及對稱性,在mos旁再多加dummy mos(不要讓主要mos成為最邊緣的部, {1 x! e( g$ e. h! l) m. ]/ T
份).以上是我自己的想法,歡迎各位先進指教
2#
發表於 2008-5-7 07:59:04 | 只看該作者
我不常畫layout,就我知到來講...
3 `) U# Q! A; L7 g6 ^DUMMY最常用功用就是你說的那樣,或是用來match(Pmos接GND,Nmos接VDD)
1 ~" t. z( X. a2 FGuardRing主要作用防止雜訊干擾、latch up(圍上後newll及psubstrate上的阻值會變小). ]& |7 T  {# ~8 ]8 v7 f2 y; f
第二圈的話就選與第一圈相對的type...主要好像也是防止雜訊干擾
$ t- t# r6 {/ D4 e& y因為畫了第二圈,此區MOS與另外一區MOS間的距離增加,干擾就會較少
4#
發表於 2008-5-14 10:45:28 | 只看該作者
會加double guardring應該是要防止latch up 發生。. G( u2 O/ A, s1 ~, N7 F
一般會加再whole chip  OR  敏感線路的外圍,/ z* q' S. H$ p' T
至於您提問的問題Pmos已有一圈N那如果造再加一圈應該是P or N?- ]! r' v! I2 f( O& k) f0 u( b9 _2 l
答案是P
5 T) @" n1 y- k% I1 K0 E. n你所問的那個情況應該是ESD proetcion吧?9 ^# M7 |! t) g4 `4 y# ?& _0 {4 m7 K3 Y

0 P$ p% Z2 O- K8 N$ @至於原理~~~~~; A0 c' Q) e5 w! F  J: o( k
他叫做(Pseudo Collector)
  F3 D9 e. c5 z& y4 q, n# w他是要降低等效latch up線路的集極電阻所以....有點忘了。
* b% g6 }1 u4 ~/ H# n: `1 H反正等效起來第2圈ring會剛好是並連許多集極。
; ?9 Z9 S! M4 m1 N9 d6 y) q8 A這可能要去查一些paper了。$ O  I5 H# c4 ^
1 ^. j9 N- F6 O* j" V. `5 l6 x0 l

; D/ l# f: N& I% N2 N+ X至於dummy 就是你所回答的那樣,面試官那麼厲害,叫他講出另一套作用來。
! p) r/ r  u% H5 X( s7 j/ L+ |/ w他只想考倒你而已。' u' t! B: p% z* y* [

9 e5 I9 j, @8 m; K9 _2 v[ 本帖最後由 arthur03226 於 2008-5-14 10:47 AM 編輯 ]
5#
發表於 2008-5-14 14:19:17 | 只看該作者
說錯請指正,除了過度蝕刻之外,可以順便預防 LOD 效應嗎 ?
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