VHDL的問題

guesswho461

各位先進
/ k: i( W) i" b- a小弟我用VHDL的PROT MAP把我設計的各個電路組合起來
可是最後合成之後的主體的gate count卻一直是0
9 ~' X: ^1 T, z2 V' L不曉得這是甚麼原因?
我用的軟體是Quartus 7.2

kolong

那就是合成失敗啦...
+ z* V8 L0 S0 @( l- i# ]請詳細看一下message吧..

guesswho461

呃~可是最後Quartus是顯示合成成功咧
" N& C6 O$ {( m~"~

tommywgt

那表示所有的東東都被optimize光了啦

- N' |  r+ x( f2 H3 b' b3 r查一下CODE吧

masonchung

該不會是輸入接到輸出短路吧~XD

kevin

你的top level components port map 有拉到 FPGA 的 pin 上嗎?

aiken

you will not use your testbench as your top level?
4 {( u4 N; I: q+ X
9 q% |$ l1 v2 N& Y, W3 STestbenc don't have in/out...