如何利用verilog來設計memory?

averyer

各位前輩~
5 n5 i% A( `- P2 F6 G! w
想請問一下~
/ I" K0 h! M8 M5 q) G. B( v
1 X0 Z& `6 p: W. I- H- h我想利用verilog來設計一個memory,但要如何開始呢?因為我對verilog也只懂得基本的應用~
% d* _- q* W! @! D) g0 D
但對於在深入一點卻不知道該如何下手?

4 [9 f4 r$ k: t! ?1 r各位前輩能給我一些寶貴的經驗或data參考嗎?
! O& g5 I, a) |
麻煩各位前輩了~

jerryyao

module(
  input [7:0] ADD,
  input [7:0] DI,
/ D* V( r( ]. m; D1 n$ C0 E6 ~0 T  input CE,
# g7 C. V" j( h$ r) u6 Y  input WE,
  output reg [7:0] DO
);
  reg [7:0] memory[255:0];
1 @6 L3 z1 r- T1 L9 E, l  always @(posedge CLK)
$ s' l4 ]6 N; q* d; p    if(CE & WE) memory[ADD] <= DI;
  always @(posedge CLK)
    DO <= memory[ADD];
endmodule
1 n0 k& n+ N7 f6 r( k& E0 q你要注意gata count很大喔。

Xquall

這樣的方式，合成的gata count真的會很大，請問各位大大有沒有比較好的方式，因為現在正需要自己利用verilog寫一個記憶體呢。

tommywgt

二樓大大的方法差不多是標準答案了

不想硬體太大的話當然要使用library來做囉

jarodz

容量比較小的 memory，
: q, p* Z& X8 \/ r% d% ^: o用FF作是比 memory macro小或相等的。
每個制程和library的交叉點是不一樣的。

russell

請問averyer大大,
為什麼一定要用verilog來設計memory?
原本FPGA內建的EBR不夠用? 還是學校課業需要交差?
7 _$ p  ?* m' d$ X5 @" g/ S
Russell
2 Y5 x3 J5 m- f' O9 Vrussell0916@gmail.com

paulmanwu

為什麼一定要用verilog來設計memory?
" D2 f, x, [: v6 B* V6 m6 M  \why not using memory compiler?