如何設計CML D F.F

jerryyao

Hi,各位好：
  因為我是類比界的新手，對電路分析不熟，當有一個電路在手上時，也不知道要如何開始，所以請各位幫忙，附圖是一個CML D F.F，請問要如何開始計算每一個MOS的width和length，又何處有CML電路的設計說明，謝謝。

finster

一般來說,若是數位邏輯電路,PMOS和NMOS的length我都是取最小值,然後PMOS的Width會是NMOS的兩倍
按照這個比例原則給所有的MOS,然後再去作模擬
' x2 P+ v5 W$ u# T% I另外,若是PMOS或者NMOS串接,其中Width要跟著大兩倍
, E: R+ j1 H% D接著再依照模擬出來的結果(function time delay)去微調MOS的size
+ c. e+ I6 _1 A9 c我以前作standard library基本上大致上是用這個原則來設計的

若如果是作analog circuit design,如Bandgap reference, OP Amp, bias voltage generator circuit等,上述的原則就不太適用了

jerryyao

謝謝 finster的回答，看起來設計數位電路有一個基本法則，只是我提出的電路是analog circuit design的一部分，可能無法用數位設計的方法，不過我會試一下。

finster

在此補充一下
基本上,所有的數位電路如AND,NAND,NOR,D-FF....等,其實都算是analog circuit design的一部份,只不過它們的input signal是0~vdd, output signal也是0~vdd,因為準位很明確,所以PMOS/NMOS的size就很好決定,需要微調的部份只在於timing delay的因果,所以我以前作standard library時,是以analog circuit design來作基本的數位電路元件
而像你貼上來的CML D-FF,其實也算是基本的數位電路,除非它的input and output signal準位己不是0或者vdd
) P5 E/ q/ [4 L像bandgap reference circuit, op amp, bias voltage generator等電路,因為它們是要提供一個類比電壓或者作一些信號放大,所以在設計上較難純用PMOS:NMOS=2:1的原則來設計,尤其為了performance的考量,PMOS和NMOS的size會有不同的組合變化,而這也是為什麼analog circuit design雖然電路不大,但卻不好設計的主因之一

jerryyao

analog circuit design真是我的罩門，研究好幾年還是不得其門而入，上無人下也無人，都是一個人在蝦做，所以很感謝Finster的回應。
* q4 L* ~" F/ N7 f  ^! o$ y3 {. @; k這個電路是低電壓版的current mode D F.F（某本書說的），據微電子學那本書說ECL電路的兩態輸出都是接近VDD（也就是高電位為VDD而低電位為VDD - I * R)，這個I與R是我的問題之一，因我不知I需要多少，而R應該是由M7與M8來實現，我也不知需要多少（size需要如何調）？
另外聽說M5與M6是正回受，為何是正回受，公式要如何導？
+ ]3 x; v# B* T, t8 X總之，gate level我在行，down到mos level我就頭痛。

you0921

基本上我認為你的附圖應該是一個latch
! {1 i4 C, \/ K# s$ U$ C當clk為HIGH時 M1.M3.M4 會開啟工作而 M5.M6.M9 會關閉
7 D/ X) O: o0 j7 \1 O  A1 W此時此電路是在做SAMPLE D 的動作 反之clk為LOW時
- c. n% z. ?! sM5.M6.M9會開啟工作而  M1.M3.M4會關閉 此時電路為LATCH
: N% F2 ?% J9 b/ P) J也就是你所提的正回授  功能是把資料D 鎖住保存
- I/ e( B6 U6 k1 L  u1 H1 z所以從功能來看應該是LEVEL TRIG 不是EDGE TRIG 所以應該串兩級才構成DFF
此外就我知道的電流跟電阻的比例主要是考量電路想消耗的靜態電流(POWER),
8 v4 `+ k6 `4 N% x) k電路的速度(RC delay),和輸出的swing來做綜合性考量設計  供您參考 互相交流  謝謝

[ 本帖最後由 you0921 於 2008-4-11 02:18 PM 編輯 ]