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為什麼MOS上的SOURCE要接到BULK

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1#
發表於 2008-3-30 18:28:39 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
BULK與SOURCE端相接的原因除了避免LATCH-UP,另一個就是
3 I+ j* d* w! [- |3 ^  N* Y% I9 W! u6 S  Z避免BODY EFFECT 也就是基底效應,如果你有讀過VLSI的書不難: n8 m# O: i) M  `4 Q- [* u
了解SOURCE跟DRAIN的導通必須透過"空乏區",空乏區的產生必% D6 [3 F; d' Q% u$ R0 f) @" v  s
須透過從GATE端輸入的電壓,當輸入的電壓大於臨界電壓時空乏區
5 k4 n0 G% R% W; k才會產生,臨界電壓與SOURCE端的電壓有密切的關係,如果沒記" P3 m# g' ]( y, i: S2 ^' ?
錯GATE電壓+SOURCE電壓等於臨界電壓,如果SOURCE端電壓
5 a$ Y4 b. r  V( I5 }4 f不等於0,將會造成打開空乏區的電壓必定需要增大,相對這種情況
1 x/ r  _8 \' S" r" @% b下的MOS就不易被導通,而且增加了電壓上的損耗。
0 y4 T8 F9 B3 y5 ?! |0 e& z
; a% L2 y5 k$ U8 q6 D; _9 T如果有寫錯還請各位指正,謝謝。
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2#
發表於 2008-3-30 19:15:40 | 只看該作者
以 PMOS 而言, Body 可接到 S 或 VDD.
* O2 y  a" s3 I! O' O5 ?! m0 i都是為了保持 Body 對 Channel 的逆偏。
3#
發表於 2008-3-30 19:31:01 | 只看該作者

回復 1# 的帖子

應該是Vgs>Vt也就是說Vg-Vs>Vt........................................
4#
發表於 2008-4-1 00:18:14 | 只看該作者
Seems it depends on application, Vt vary with Vsb. Mostly if we want to have min. Vt, source is connected to bulk.
5#
發表於 2008-4-1 07:29:14 | 只看該作者
讀了一遍  覺得文中所稱的  空乏區  應該是 反轉區吧  (Inversion Layer)/ d+ k9 m# H( S! p6 l' V
我的認知是覺得  Body effect  就是 VBS=0   NMOS就是 source與bulk 要接到 GND
5 H' H+ T7 I2 B  Z2 Z0 Y3 oPMOS 就是 source與bulk要接到 VDD  u/ @1 c- @1 [( b
但是電路上還是會有 VBS不等於0的情況: j" m2 @9 z' V) B: j
這通常發生在  MOS串接的情況   不管是 Cascode還是 CMOS邏輯 串聯的那一塊! U0 y; h7 @' w; v4 m. p9 J. h3 p3 [2 T
都無可避免的有 基底效應出現,  所以一般來說 我們做 CMOS互補邏輯  最多就是用到 4-Input : e" n3 d4 M5 A+ T4 |. \, x# R2 ]/ w
因為太多輸入時   串聯的MOS間會有  Chrge sharing的問題, 其次就是疊越高的MOS Body effect會越嚴重& y4 D9 @# b* l4 ^' [9 H+ |
最後一個Issue是   該邏輯拉到 1或0 其中一邊的速度會變成非常慢.2 c  m1 l* c( N* E; f$ _
Cascode最多就是疊兩個   疊太多會傷到  OP ICMR 或 Output swing.
: y$ S' r+ F# ^
3 q8 t1 _% p, t6 l/ w4 C[ 本帖最後由 yhchang 於 2008-4-1 07:30 AM 編輯 ]
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