偵測FPGA電路輸出上緣觸發問題

wilson0426

我現在在FPGA裡寫了二個COMPONENT，其中前級的輸出有一隻會輸入到下一級，而在下一級的電路中需要偵測該腳的上緣，但我在電路合成後，卻有出現下列的WARNING(我使用的是Xilinx的ise9.2.03i)：
$ r+ y  r( }8 L$ ^PhysDesignRules:372 - Gated clock. Clock net SYSTEM0/U4/sQEPPLS is sourced by a combinatorial pin. This is not good design practice. Use the CE pin to control the loading of data into the flip-flop.
上面說明了我這樣的設計是不好的，我想請教一下各位高手，這樣的設計不好在那裡?此外我該怎麼設計才能消除這個warning，感謝各位大大。

addn

您好
你這樣的設計的確不太好
+ n0 d) N$ q9 ?. p0 L迅號經過第一個COMPONENT的輸出,在給
第二個COMPONENT當觸發使用
假設第一個COMPONENT的輸出含有組合羅輯
那麼輸出就會有毛刺現像,當邊緣觸發源會產生誤觸發
3 b9 U$ [7 Q5 v, Q* C( p8 N% W  w
  d  \0 r2 {& }! t+ L! M4 d; C建議用同步方式來設計,可以用上緣或下緣微分電路來做同步

wilson0426

十分感謝大大的說明，您的意思是指說，由第一個component出來的訊號，先經過上緣或下緣微分電路後，再輸入至下一級，而下一級再來判斷是否為1，以代替邊緣觸發的方式嗎?
此外，同步的意思是指前級與後級用clock同步嗎??還是說是以經過微分電路出來的訊號來同步???
% ~" T7 N2 D5 q" m" |9 Y. q最後還想請問一點，為何輸出含有組合邏輯會產生毛剌現象呢??
+ B6 w5 q$ n; B5 m小弟才疏學淺，希望大大能再給予一些指點，謝謝您。

addn

您好
- g6 ~9 b2 m3 p關於毛刺請參考
. Z8 m# h4 a3 ~% O2 V/ ?http://www.haifeng.idv.tw/leo/cg ... pic=214&show=60

% w1 w5 j, K! Q; A利用一個全域clock來作前後級和上緣或下緣微分電路的時鐘訊號
' ~- e: w( {7 ?% H8 _4 B3 H6 R建議先將上緣或下緣微分電路弄懂,就知道要怎解決你的問題了

' {/ g- F4 o  X  i[ 本帖最後由 addn 於 2008-3-19 09:02 AM 編輯 ]

wilson0426

謝謝您的說明，讓我獲益良多。我已經去看過微分電路的設計了，我知道該怎麼去重新設計我的電路了，十分感謝您熱心解決我的問題。