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[問題求助] chip power ring 电阻一般不超过多少?

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1#
發表於 2008-3-13 18:09:48 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
对于较大面积的die,从ESD考虑,power ring 电阻一般不超过多少?
! k) I8 @( _7 L: `0 Y请高手指导,谢谢
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15#
發表於 2021-8-26 13:34:21 | 只看該作者
受益'良多3 m9 r% ?! |" g5 b. b

+ ?( q4 @0 U- I9 p6 T& q/ y. Y謝謝大大的分享!!!!
14#
發表於 2012-10-20 15:04:41 | 只看該作者
受益匪浅啊··~~~~~~~~~~~~~·
13#
發表於 2012-7-12 13:15:13 | 只看該作者
good!8 e4 J/ p2 w0 m8 ?+ j" s( t+ W! }
讲的很好,现在在被一个ESD问题困扰
12#
發表於 2010-9-11 16:43:44 | 只看該作者
还有一个问题,我们在做IO 管时,拉大CON到GATE的距离,大概3-4um,& ...3 p4 k1 l1 X" e9 {+ I0 P
scy8080 發表於 2008-10-31 12:07 AM
+ l! N5 u: O& Y1 K$ g

! p0 @6 j" k0 A% h1 q2 q拉大 CON到GATE的距离也只是拉大drain 端CON到GATE的距离,不会拉大source端CON到GATE的距离(同时一般会将salicide也去掉),
6 K4 ^, J  |) [4 u, @其作用是增大drain端的电阻,相当于在drain端串联了一个电阻,起到在esd 冲击时保护自己不被打坏;能保证ggnmos下寄生的诸多npn管
: z5 A2 v2 P! l- e6 _(gdpmos下寄生pnp管)能够均匀的被打开,进入snapback状态,泄放esd电流;如果drain端这个等效的串联电阻不够大,寄生的诸多
9 Z! l0 S% _5 ?5 q. H6 v2 Cnpn管(gdpmos下寄生pnp管)可能不能够均匀的被打开进入snapback状态,只是有的开有的没有打开,而esd的电流或者说能量是一定的,
" S4 C7 J8 _+ u; E& E1 C) P必须泄放,电流在局部逐渐增大,出现二次击穿(热击穿),把device烧掉,我们通常看到的emmi图片上出现在source与drain 端的那道小
" F2 U. l* U9 {7 k5 w3 F暗条或者drain端的小洞洞或者gate下的小洞洞,都是被烧毁掉的痕迹!

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參與人數 1感謝 +2 Chipcoin +2 收起 理由
semico_ljj + 2 + 2 不错。。。

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11#
發表於 2010-9-11 16:24:01 | 只看該作者
最好不要超過 1 ohm,谢谢
6 d; n' T' H8 e3 x6 H0 R4 f/ ?1 E超过1ohm, I/O元件大些,这个尺寸大小怎么&#2646 ...
# n8 u3 a" O7 Tscy8080 發表於 2008-10-31 12:01 AM
1 D# E3 X4 D3 {1 O. ]6 s

, K, [* }2 _, Y4 F0 }: }
4 X+ o2 S1 S7 L! H$ I) nI/O元件大些有一定的帮助,但瓶颈不是在I/O元件本身的大小上,所以I/O元件大些起到的作用不是很大,比如diode,Ncs的面积大,实际上对diode,Ncs的交流导通电阻减小并不是
3 Q# U9 f  V+ |9 F$ T+ {+ c很明显,由于bus太长了,上面的IR drop太大,比如ead zap 2000v,有大概1.3 amps的电流,如果bus电流从1欧姆变到2欧姆,那压降就增加1.3v,而单从增大io的面积
$ J, ~$ e4 R( |' ^, T6 Q' C( M来平衡bus电阻的增大是很难的(再说成本上也不允许我们降io的面积做的很大),势必会对core device形成危险!
10#
發表於 2010-9-11 16:13:21 | 只看該作者
回復 1# scy8080 ) z; q, u' z* [9 H! w, U, K
. q. A. v% Q  D) o1 l* E1 z0 K5 I9 @

" q, @  j, [' ?% J1 f   1 `" e9 e8 X: n  p" H0 c+ }. i
 以TSMC作为参考,90纳米以下要满足bus电阻小于1欧姆,90纳米以上要满足bus电阻小于3欧姆;如果不满足该设计规则,esd zap的时候( b1 Q5 D/ x% }9 s8 ~) q
很可能打坏core里的device。
' Q" ]# y* R4 u; o- W; q 
9#
發表於 2010-6-14 11:36:24 | 只看該作者
看到許多前輩的經驗談......讓我增進許多經驗喔~~~感恩
8#
發表於 2010-6-8 10:48:22 | 只看該作者
补充:1 Ohm可能难一点,3 Ohm比较实际,特别是较大的Chip!
7#
發表於 2010-5-14 15:37:38 | 只看該作者
若擔心 POWER ring resister,有另一個想法就是在這條路徑上多塞一些VCC to GND CLAMP
6#
發表於 2008-11-1 15:26:02 | 只看該作者

回復 5# 的帖子

是为了增大Drain 到Gate的space,也就是增大Drain到Gate的Resistor,防止突然的大电流烧毁Gate!
5#
 樓主| 發表於 2008-10-31 00:07:09 | 只看該作者
还有一个问题,我们在做IO 管时,拉大CON到GATE的距离,大概3-4um,这个作用是什么哪
4#
 樓主| 發表於 2008-10-31 00:01:42 | 只看該作者
最好不要超過 1 ohm,谢谢% I' w! L/ _2 D- z7 L: R  Q7 `* T
超过1ohm, I/O元件大些,这个尺寸大小怎么来把握哪
! \8 E  O: f2 j5 u5 k( d- m
# ~# C- k8 j* T0 {. k[ 本帖最後由 scy8080 於 2008-10-31 12:05 AM 編輯 ]
3#
發表於 2008-9-8 23:18:47 | 只看該作者
最好不要超過 1 ohm
8 w2 X" x0 O2 r1 b* q5 D如果會超過6 ^# ^; c: k8 f5 J* M3 K
那麼 I/O 這邊的元件要畫大些
2#
發表於 2008-3-17 23:36:52 | 只看該作者
我也想知道這方面知識啊!!!!
3 Y9 }# S/ K& K1 {有沒有人可以幫忙回答的呢????
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