徵求6X64記憶體VHDL

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徵求記憶體6-bit data in 64個字組,不過不要用陣列的方式,很感謝大家提共意見,不過都不是實際記憶體電路的VHDL,我想要的是一個column decoder,一個row decorder,使用port map latch 64個,輸出要使用三態閘,個人想法如下:
LIBRARY ieee;
" |+ q  p2 c- z( X3 BUSE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;

1 b3 P" l! z$ r  d* \ENTITY memory_64 IS
* i' C2 V0 Q6 I2 F( h  s   PORT(
      mem_in   : IN     std_logic_vector ( 5 DOWNTO 0 );
* G: X8 K& T+ X      mem_out  : OUT    std_logic_vector ( 5 DOWNTO 0 );
      clr_l    : IN     std_logic;
      mem_addr : IN     std_logic_vector ( 5 DOWNTO 0 )
   );

-- Declarations
0 g: ?6 S! Z( q# X, L, j
END memory_64 ;

6 w7 U2 u0 b, j' H( x8 N* L3 p9 c--
ARCHITECTURE arch OF memory_64 IS
-- column decoder
component mem_coldec
4 R$ t8 c# x0 {  u2 P5 S   PORT(
      col_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
$ _1 c! |0 m( Q* q3 i" q      col_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
   );
end component;
1 x" c8 \, k) Q& Z. o) l-- row decoder
component mem_rowdec
   PORT(
5 }1 o; H9 @( ^      row_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
      row_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
8 @) z2 c" N2 H, I5 q   );
* \; W! {6 v. m1 n1 B( Zend component;   
' Q. O, W% r" F: v2 A-- latch array   
, F( F0 g: g, W$ \6 Vcomponent latch_cell
     PORT(
3 w/ M9 S  p  H7 S7 n( y' }  U        clr_l    : IN     std_logic;
        col_sel  : IN     std_logic;
        row_sel  : IN     std_logic;        
8 }6 E/ W5 J3 ^) P        data_in  : IN     std_logic_vector ( 5 DOWNTO 0 );
0 M3 S; v, |& s! k        data_out : OUT    std_logic_vector ( 5 DOWNTO 0 )
     );
end component;   
7 i8 m  v- g* Z% r4 M3 J+ c
signal smem_out : std_logic_vector ( 5 downto 0 );
signal scol_sel,srow_sel : std_logic_vector( 7 downto 0 );
BEGIN
  ~$ |. S  X2 L3 v# t  u_0 : mem_coldec port map(mem_addr( 5 downto 3 ),scol_sel);
) b* e2 ~6 V, v  l# O5 P9 d1 g  u_1 : mem_rowdec port map(mem_addr( 2 downto 0 ),srow_sel);
  \- d$ P' P0 }- f$ y8 W$ p& L% Y1 I  g0 : for i in 7 downto 0 generate -- column generate
9 z! j& ^' N0 ?2 H    g1 : for j in 7 downto 0 generate -- row generate
         u_2 : latch_cell
         port map(
  N% L% y: G* k4 b4 f( K         col_sel => col_sel(j),
         row_sel => srow_sel(i),
         data_in => mem_in,
         data_out => mem_out(i)
         );
    end generate;
  end generate;
END ARCHITECTURE arch;
2 p( y% @# ^6 e" ~! @1 k1 A6 b: f+ N不過模擬很久,始終沒辦法寫進我想要寫的位址,試寫了很久,但是始終寫不出來,所以請大家幫個忙,不然那些範例網路上都有,有點急,請大家廣發建議,感謝大家!

aiken

http://tiny-tera.stanford.edu/ti ... ibm-ssram-dist-1.1/
) j8 U8 g# i* W5 C6 H  x3 K
/ }3 U9 J. Q& z* X/ `4 FYou are designing ASIC ram? or use it in FPGA?

w10789173

Thanks for your solutions!
) U$ w" r1 q( M- P+ _* g/ h4 s
' P  C9 U# A& ^$ TThat is what i want it!

This question already slved, please do not reply anymore.
& X; v" T# v3 Z0 N- e% E
Thanks again...