記憶體問題

w10789173

各位VHDL高手們,小弟寫了個6 X 64的記憶體,不過我試用實際的硬體電路來思考,並非使用軟體陣列的方式,如下:
0 t) ]0 _- P: r+ J9 O# E+ R我設計了一個decoder for column address selection,一個decoder for row address selection,然後使用generate產生64個latch陣列,但是現在我不知道該如何指定我的腳位,懇請各位給點意見,謝謝!
8 I4 }6 S" C, `) q6 H0 z  D1 N
% h+ Z& ?/ e$ [- j9 j$ y/ B. o2 F  p, RLIBRARY ieee;
8 H, r) U, j; M. N( H' JUSE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
1 y1 |& Q/ w- W  q3 ]
ENTITY memory_64 IS
! c" g- x' N  r0 ?6 |   PORT(
$ g* j. q8 H3 z+ {      mem_in   : IN     std_logic_vector ( 5 DOWNTO 0 );
$ _# G* d; I4 B. W; n3 A! C      mem_out  : OUT    std_logic_vector ( 5 DOWNTO 0 );
      clr_l    : IN     std_logic;
      mem_addr : IN     std_logic_vector ( 5 DOWNTO 0 )
   );
2 e* e! Q) {7 R9 J  T
-- Declarations

END memory_64 ;

: m; U! e# }* N5 R5 i% y--
ARCHITECTURE arch OF memory_64 IS
-- column decoder
component mem_coldec
   PORT(
      col_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
      col_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
   );
end component;
-- row decoder
component mem_rowdec
   PORT(
- q0 B6 |7 i" P7 m" x      row_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
+ I( F" n8 J/ D6 j      row_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
   );
3 V* C: U* l. U! Y. d3 I0 g# Bend component;   
-- latch array   
component latch_cell
3 I) Z. q& T6 i: T/ N     PORT(
        clr_l    : IN     std_logic;
) o, @$ z2 K' A5 C( j, M        col_sel  : IN     std_logic;
& ~6 L1 d" W; I6 G/ @        row_sel  : IN     std_logic;        
        data_in  : IN     std_logic_vector ( 5 DOWNTO 0 );
        data_out : OUT    std_logic_vector ( 5 DOWNTO 0 )
     );
8 U. W# T4 {2 k& f+ ]end component;   
( L. ~) n. @8 e. t6 Z  N7 G
signal smem_out : std_logic_vector ( 5 downto 0 );
signal scol_sel,srow_sel : std_logic_vector( 7 downto 0 );
BEGIN
  u_0 : mem_coldec port map(mem_addr( 5 downto 3 ),scol_sel);
; g! a6 v/ ?5 U& l4 S, ~  u_1 : mem_rowdec port map(mem_addr( 2 downto 0 ),srow_sel);
  g0 : for i in 0 to 7 generate -- column generate
8 P4 N; t- c) g  Z* U  Y    g1 : for j in 0 to 7 generate -- row generate
         u_2 : latch_cell port map(clr_l,scol_sel(j),srow_sel(i),mem_in,smem_out);
% F! q' {  R. |. t' i  ?. J    end generate;
8 x) M7 C$ N; W  end generate;
2 j9 L% Y& l0 q( y; k, c9 j' t7 XEND ARCHITECTURE arch;

addn

您好
+ G2 a, s; q! Y* f1 F' j不用將address分成row跟column
/ O# s1 m7 _% ]* X; |0 J這樣只是將問題複雜化而已
+ T) P* B4 r$ @$ F你可以想成有64個6 bit的暫存器,來組成你要的ram
' A: [7 o# B  t
0 {& `8 s( F: c6 G用陣列寫法,code比較簡潔,建議使用
. t+ ~3 X7 S2 U/ v3 r以下有範例,請參考
  G# O" ^/ ~4 n3 B( e; ^http://www.doulos.com/knowhow/vh ... s/simple_ram_model/

w10789173

不行耶,這樣就好了,我就是要講將實際的RAM電路寫成VHDL,不過還是感謝你的提示,難道真的沒有人這樣子做過嗎?

addn

您好
不曉得你為甚麼要捨近求遠
可以說說這麼做的原因嗎?
還有這是要做甚麼樣子的應用
/ b; t; k3 X' R$ {+ Q& u謝謝

w10789173

我只是試著把FPGA規劃成一顆RAM

沒有什麼特別的啦^^...