關於如何在FPGA上實現multi-phase clock

小人發

各位大大好,這是我在本論壇的第一問

! f/ b% a* f- B問題就是,假設在FPGA上可以實現到256M的頻率
* F6 N3 E7 N# e) Y6 W6 R* n) r那我如果要使用multi-phase的方法,利用這個256M的頻率
$ C* o4 X9 d0 N4 z" f6 h$ z1 o來產生256個1M的多相位頻率,在verilog上要如何表示
有人可以給我ㄧ些意見跟想法嗎?? 感謝

winslow

最簡單的方式，就是看你使用的是哪一型的FPGA，再利用它內建的FUNCTION來做就好了。

kevin

我來設計一下,
reg [255:0] delay_line;
always @(posedge reset or posedge CLK256M)
begin
; \! w' k( ]; m  ~/ P    if (reset) // clear condition
; J. h& d. j, s( e        delay_line = 256'b0000................000001; //最後的bit=1
    else begin
# e" s  p7 x5 S# Y        // left rotate one bit
        delay_line = {delay_line[254: 0],delay_line[255]};
end

delay_line[0]...delay_line[255]即為256 multi-phase outputs.
( S/ z1 A3 T( U可以的話,回覆一下.THX.

小人發

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$ F2 c% P. d  K( s! |謝謝你的指導,我在把板子摸熟一點再試看看
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. ~; @: l1 G: S回復 3# 的帖子

) G* q. [! |7 w; i( O6 J% u4 w我大概看懂你的code,用ROTATE的功能來造成相位差
9 B& k7 i# K- {( o5 L這個寫法好像也可以再改看看
先謝謝你唷.....有結果在跟各位報告