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本帖最後由 weilun_1016 於 2023-10-6 12:29 AM 編輯
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1 ?3 n/ ^" d( G8 C( b$ d ]) J各位前輩好
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小弟最近在畫layout碰到一個問題,遲遲無法解決,因此想上來詢問各位前輩的意見" w. J. m. F* i
6 ~2 Q6 P: f6 D1 B. j, j小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE
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在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻,而且都是直接用tsmc他們的PCELL
( `: m6 Z% s4 i( t7 I% H' Z5 v7 _6 Z
) Y: {4 `/ ?0 w但跑LVS時,layout轉出來的netlist檔卻沒有這個電阻,所以一直有missing instance的情況
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以下有幾點我有先確認過,因此才推測是不是layout認不到w/o Silicide類型的電阻:9 r0 S3 {" l. l( V% \6 h U
! Y4 A; b7 O0 `& k, R5 t1.用w/o Silicide的電阻時,跑LVS時,layout端會有missing instance的情況;一旦改成w/i Silicide的電阻時,LVS即可通過→排除接線問題: h9 k3 R" \8 p* F" k9 ~
( l5 y% m6 i" b# u2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來,跑LVS時,layout端都不會有Unmatched的元件
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/ _/ Y* k/ ^2 `8 I% r1 C" |我也有去看LVS Rule的檔案,知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition),也確認PCELL內都包含了應該有的Layer( k2 i/ `: C: U+ u# B
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8 s' {2 @( K" h! `4 V4 {若是自己按照LVS Rule定義的layer去畫電阻,就會變成在還沒覆蓋RPO Layer時,layout認的到它是w/i Silicide的電阻[PS],
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4 O9 Q1 E' P. n7 H一旦在原有w/i Silicide的電阻覆蓋RPO Layer,就missing instance了。1 {, _* d$ E) T V; l
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請各位有經驗的前輩能提點一下小弟,要怎麼解決這個問題,已經被困了好幾天了9 i. }' a8 X* { E; n' s
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