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本帖最後由 weilun_1016 於 2023-10-6 12:29 AM 編輯
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+ o& f, I# g8 W! @$ D7 ^1 E各位前輩好9 |' F F9 x1 V2 ]2 m' g
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小弟最近在畫layout碰到一個問題,遲遲無法解決,因此想上來詢問各位前輩的意見; `. ?+ k8 y' U& @. b( |
, J# y4 X ~7 q小弟用的製程是 TSMC 0.18UM CMOS HV MIXED SIGNAL BASED BCD GEN2 SALICIDE
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在畫layout時有使用到 P+ Poly resistor w/o Silicide的電阻,而且都是直接用tsmc他們的PCELL- p [6 w5 y% e
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但跑LVS時,layout轉出來的netlist檔卻沒有這個電阻,所以一直有missing instance的情況& b' J- a" t8 O1 U# Q% ^3 X
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3 b/ @* P- t" l0 v! B以下有幾點我有先確認過,因此才推測是不是layout認不到w/o Silicide類型的電阻:
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5 r5 r! q9 W# E* ?+ r1.用w/o Silicide的電阻時,跑LVS時,layout端會有missing instance的情況;一旦改成w/i Silicide的電阻時,LVS即可通過→排除接線問題
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2.在layout中將所有PCELL內所有w/o Silicide的電阻叫出來,跑LVS時,layout端都不會有Unmatched的元件: i* |" c( i* O8 q# |& F
! n1 K3 @0 M% Y2 A) q5 ?我也有去看LVS Rule的檔案,知道這兩種電阻只差在有沒有RPO Layer (Non-salicide OD Area Definition),也確認PCELL內都包含了應該有的Layer
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- v j* D! k+ \. {/ u/ V0 Z; `2 A( S若是自己按照LVS Rule定義的layer去畫電阻,就會變成在還沒覆蓋RPO Layer時,layout認的到它是w/i Silicide的電阻[PS],# x3 z* z6 v# y% O7 o: N* M
6 _2 z {, |+ V' V2 R一旦在原有w/i Silicide的電阻覆蓋RPO Layer,就missing instance了。# z& Y/ _5 ?3 s4 O+ c8 m1 n
- `+ Z' `, ], d0 e9 Z請各位有經驗的前輩能提點一下小弟,要怎麼解決這個問題,已經被困了好幾天了/ B8 u% Q2 v5 U' l, n. n% G
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