加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
8 {+ ?9 D+ ]" B) x. n- J
9 |, T8 ^  G) \2 @$ ^在完成晶片的core之後要打上PAD去做靜電防護

但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
. I2 J3 n' }& `1 |# L) |! K
# Y" n! H! ^# \- A造成LVS驗證顯示短路

( J5 G8 w- G1 m6 s. A因為用的是TSRI給的library

發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
$ p. I/ T: \1 _
而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

+ W% s9 s8 A  h  }6 z/ z; u是stream in 的時候就有問題了嗎?
+ Y3 K( H8 ?0 F" d  [, B0 ~
! _0 L5 `9 T3 L: Y& p# j9 S8 x* q請問有人有遇過類似的問題嗎 謝謝大家