加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

在完成晶片的core之後要打上PAD去做靜電防護
8 C3 P' {6 X4 Z( v
" s* A. B2 r! r3 T5 A但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
3 e  v8 F' A% w5 y: M" P9 ?
3 Z! R/ g+ i* D" b& p造成LVS驗證顯示短路
5 D% y# L4 q! Y9 U! U
因為用的是TSRI給的library
8 T4 C- g0 q. U4 \- m. L; ?9 Q
發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
/ B  ~; y7 J+ m4 w$ U, H
3 B4 i7 W, p" E4 r2 u3 Z( X而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

8 R/ N: ^7 A* A8 O! [( r( G. P是stream in 的時候就有問題了嗎?

* B4 e9 z3 E2 V請問有人有遇過類似的問題嗎 謝謝大家