加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

在完成晶片的core之後要打上PAD去做靜電防護

  L3 _6 |2 k. M% {但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
0 Y* f; u# m+ \
造成LVS驗證顯示短路
7 K3 n; @$ u. E" p% O4 @" `# S
因為用的是TSRI給的library

- P4 p; f: \, @9 p6 \: ]發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
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而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
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% x; \" k" L/ l4 h: n+ Z. }是stream in 的時候就有問題了嗎?
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請問有人有遇過類似的問題嗎 謝謝大家