加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

在完成晶片的core之後要打上PAD去做靜電防護
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: d8 s; ~: J4 o4 h6 z但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

$ x0 @* x- R7 O/ @造成LVS驗證顯示短路
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) @! H% ]5 y5 o因為用的是TSRI給的library
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: @. {3 u0 p- L8 E發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
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# {+ R# f5 n! K而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

( l. r) d: ?+ P是stream in 的時候就有問題了嗎?
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+ D; n7 Z( k! M  o請問有人有遇過類似的問題嗎 謝謝大家