加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
1 v# ]. a4 e7 R0 M& r' t  N: l
8 E0 L7 ?/ W: z在完成晶片的core之後要打上PAD去做靜電防護

0 P# K% i/ R6 P/ y+ E" Q* M但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

造成LVS驗證顯示短路

因為用的是TSRI給的library
: C8 ], ]0 H& G7 I
發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

是stream in 的時候就有問題了嗎?

6 P4 v0 t: o) Q6 k! R$ a請問有人有遇過類似的問題嗎 謝謝大家