加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

" ^4 {+ d% c5 k8 a& \在完成晶片的core之後要打上PAD去做靜電防護

. e, h% v  B7 u. v* p但是我的VSSE PAD的接地端卻短路到所有AIN_18的port

% L  }9 n, _3 ^& t& W* s; q5 C$ M造成LVS驗證顯示短路
- [( p) K# K7 [" T" j
. f4 n6 X( w4 F4 I) Z0 d/ C因為用的是TSRI給的library
' a2 v# \! x& c8 S
發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
2 G% {% C( j8 O" p! |. R8 R3 S( t
- ]" l0 G: H# d/ H( f' v+ h而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

9 u1 g4 p% @" W7 N$ I- Y" @7 }是stream in 的時候就有問題了嗎?

請問有人有遇過類似的問題嗎 謝謝大家