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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › [問題]關於某篇文章設計capless LDO 的 PMOS
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樓主: jeff710203
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[問題求助] [問題]關於某篇文章設計capless LDO 的 PMOS

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1#
發表於 2014-7-13 22:36:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位先進們
- Y  u2 k4 Q  y4 ^; m                                                                                0 u/ n! s7 A) c; e2 l
請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system2 S' ^1 V6 l" d! D+ [$ B' ^
                                                                                ! a' J; |, ~8 ]
在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table37 F5 j2 F  [' z! N% Z
                                                                                  O+ C' l' z8 [
提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V! U$ h) |- }& T! i7 w
                                                                                $ {9 v: ?, e, w8 u% q( s6 Q
以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA4 t" K6 ~& [8 E+ {' `/ {( `
                                                                                
5 s% d8 `: D, j: g) u以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下
2 y  y9 m" G  O4 S                                                                                
9 l4 s; s0 L- u- ^, u感謝
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2#
發表於 2014-7-30 15:02:50 | 只看該作者
跟bias條件有關
; V5 l3 x; ?- ?- e4 b# z, m' V: kW/L=40000, Id=10uA, PMOS是bias在weak inversion
8 ?2 `/ @# y. @/ b5 e: Ggm 本來就大6 V7 G: n1 `  E: I
至於模擬的方式, PMOS source 接3V, drain 接2.8V
" D! f" ^" V: P1 {7 V掃gate電壓看電流, 找Id=10uA下的gm
8 V4 w& [: X6 s7 U前提是你的spice model 有cover weak inversion (通常不太準~)
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finster
3#
發表於 2014-9-19 08:39:48 | 只看該作者
這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
/ }. n' |7 c/ Y& Y/ _, B2 M7 f2007年那篇算是比較早期的作法了
7 |  A/ T/ j. _) |且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大: P% G( l; v4 `5 ]+ h3 c
後來仔細追究,發現是
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laasong
4#
發表於 2014-9-20 13:14:42 | 只看該作者
來看一看3 n+ V' ?6 p2 f) N
capless ldo真的需要考慮更多的是  補償  voltage drop! z1 [  F7 i  r( y% E% U0 R
傳統作法都是還會在layout有空間的地方塞一堆電容
' Q  O! K3 k. D9 w; N比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ
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finster
5#
發表於 2014-9-21 11:43:24 | 只看該作者
現在的cap-less LDO走的是low quiescent current的error amplifier' Z* D$ S2 }$ q: p# p! Y
以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下) ~) r. l# _6 B. D
4 b& F2 N1 B) S3 F! V' u
以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想7 x! J/ \. @: K7 j6 j9 }) O
這是RD的宿命0 \6 b5 H3 g$ E/ Z+ F: l3 d
9 R4 s$ e9 t$ r# B
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hoodlum
6#
發表於 2014-9-24 12:50:33 | 只看該作者
cap-less, low quiescent current 有時跟要能快速response output voltage 8 D4 g& A" P1 M- s
drop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解
: D* @+ W: d# T" I. F# W& y* J可以學習一下
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8#
發表於 2015-8-29 21:29:55 | 只看該作者
又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。
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9#
發表於 2015-9-19 13:11:07 | 只看該作者
最近有一些需求，需要用到capless ldo，來參予討論一下
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10#
發表於 2016-6-25 22:51:24 | 只看該作者
感謝分享。我來研究研究一下
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11#
發表於 2016-8-12 00:59:41 | 只看該作者
感謝大大們的討論
2 K+ f" o( j7 ~3 ~$ ~5 \( ^. n小弟來研究一下
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12#
發表於 2016-9-20 10:36:22 | 只看該作者
最近正研讀這類電路,還不清楚設計考量: }  L& ~# u' O5 g- v, m$ X4 i
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Juneje
13#
發表於 2016-12-6 16:19:12 | 只看該作者

3 Q- l+ [& p9 y) O' dThanks for your sharing  It's a good reference for me.
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shuangzi
14#
發表於 2017-2-20 16:49:40 | 只看該作者
感謝分享。A good topic to discussed.
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shuangzi
15#
發表於 2017-2-20 16:51:52 | 只看該作者
大大見解獨到, Thank you0 V, P5 a$ s! j- O2 ]" R

3 E/ G. w, @. A2 F+ g0 t
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16#
發表於 2018-12-6 17:18:28 | 只看該作者
最近讀這篇也有一堆問題
& S$ a) H+ P( y& ~$ _# N4 {極零點分析 和 電路的動作原理都有不清楚的地方
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mky95361
17#
發表於 2019-1-6 20:45:51 | 只看該作者
想看一下隱藏內容                     
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18#
發表於 2020-8-6 11:19:22 | 只看該作者
  看下  是 發現如何 設計  capless  LDO4 R8 {5 C, [, R& F

# K" I4 w3 f7 _2 k& ]& C+ }" ~

0 B5 F+ @& T3 b0 G. p* [
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20#
發表於 2021-2-5 14:27:40 | 只看該作者
想看一下隱藏內容;感謝分享;感謝參與討論,謝謝- u/ a% z4 Z7 ~) U. j1 z
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