[問題]關於某篇文章設計capless LDO 的 PMOS

jeff710203

各位先進們
                                                                                
請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system
                                                                                
, f7 e" t  a* ?, @5 Q, q$ ?在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3
                                                                                
提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V
                                                                                
  \8 w( s3 Q, t; l以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA
                                                                                
: O; u+ P4 a2 d( y以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下
                                                                                
感謝

jackrabbit

跟bias條件有關
W/L=40000, Id=10uA, PMOS是bias在weak inversion
$ J8 G. U7 P! t/ p1 H+ x0 F- m: n" m7 ^gm 本來就大
  P0 _) t6 w# d. d至於模擬的方式, PMOS source 接3V, drain 接2.8V
% u( Q; q* p  L( A1 v掃gate電壓看電流, 找Id=10uA下的gm
8 T' Y$ U" E( j( ?前提是你的spice model 有cover weak inversion (通常不太準~)

finster

這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
: h+ J  @$ J3 O7 q' n2 \; }/ S4 Y2007年那篇算是比較早期的作法了
) f) e0 @% K5 D, D+ v1 @" E$ M且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大
& `: }+ Q/ S  `; ?* H  B% Q% o後來仔細追究,發現是

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laasong

來看一看
capless ldo真的需要考慮更多的是  補償  voltage drop
傳統作法都是還會在layout有空間的地方塞一堆電容
8 `! o, @% d. l' i0 i( o6 r比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ

finster

現在的cap-less LDO走的是low quiescent current的error amplifier
以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下

以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想
這是RD的宿命
+ _: w9 H& p: A4 R; v; M

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hoodlum

cap-less, low quiescent current 有時跟要能快速response output voltage
drop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解
可以學習一下

augusta

學 習 一 下

engineer

又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。

casper1983

最近有一些需求，需要用到capless ldo，來參予討論一下

大澤@FB

感謝分享。我來研究研究一下

何建頫@FB

感謝大大們的討論
小弟來研究一下

martinlin1688

最近正研讀這類電路,還不清楚設計考量
4 |. k7 R9 ~5 \" }. M

Juneje

Thanks for your sharing  It's a good reference for me.

shuangzi

感謝分享。A good topic to discussed.

shuangzi

大大見解獨到, Thank you

6 `, P1 U) k' U% P

t3269713

最近讀這篇也有一堆問題
極零點分析 和 電路的動作原理都有不清楚的地方

mky95361

想看一下隱藏內容                     

andy2000a

  看下  是 發現如何 設計  capless  LDO

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3 T6 Y) f' k) {  b

lin7237226

感謝分享~~

vindiesl2000

想看一下隱藏內容;感謝分享;感謝參與討論,謝謝
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