[問題]關於某篇文章設計capless LDO 的 PMOS

jeff710203

各位先進們
2 Q2 z5 y9 Q8 ^0 V2 z7 g* T# i                                                                                
請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system
- d7 X6 k0 k1 z* c( S                                                                                
: m9 `" o. N2 P, g9 l在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3
                                                                                
7 b4 T, F% S# g, q  _& f提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V
4 g" @; G' i, ]7 Z2 D$ E5 h; y                                                                                
9 u" O4 u# t3 ]% V" u3 o* t以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA
) i( O  l( Z5 M2 M                                                                                
以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下
                                                                                
7 m3 N/ V% M# O4 A- d9 g% W2 J感謝

vindiesl2000

想看一下隱藏內容;感謝分享;感謝參與討論,謝謝

lin7237226

感謝分享~~
& g8 H. Q( W7 Q" X6 L5 ]' F" h9 C

andy2000a

  看下  是 發現如何 設計  capless  LDO
) O" w: w* P6 t$ F) \$ O) x
. c6 o6 U; m/ ?2 @+ z% f( [( U

5 {# U6 C6 Z5 ?5 B. q9 n

mky95361

想看一下隱藏內容                     

t3269713

最近讀這篇也有一堆問題
. V4 e3 G& r  l/ L  P. f極零點分析 和 電路的動作原理都有不清楚的地方

shuangzi

大大見解獨到, Thank you

shuangzi

感謝分享。A good topic to discussed.

Juneje

" X9 f: T8 {6 E  ?& i; U+ uThanks for your sharing  It's a good reference for me.

martinlin1688

最近正研讀這類電路,還不清楚設計考量

何建頫@FB

感謝大大們的討論
, N5 }4 t, M/ j* |9 A' }! @# V( c4 Z小弟來研究一下

大澤@FB

感謝分享。我來研究研究一下

casper1983

最近有一些需求，需要用到capless ldo，來參予討論一下

engineer

又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。

augusta

學 習 一 下

hoodlum

cap-less, low quiescent current 有時跟要能快速response output voltage
drop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解
可以學習一下

finster

現在的cap-less LDO走的是low quiescent current的error amplifier
+ v, ]3 I5 c. _2 p2 H# o  P: m! F以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下

以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想
這是RD的宿命

0 J! L1 R4 }. F4 ^9 b

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laasong

來看一看
: J  U3 u9 i# O2 T4 @* h1 y: r) }$ Dcapless ldo真的需要考慮更多的是  補償  voltage drop
傳統作法都是還會在layout有空間的地方塞一堆電容
- x2 G; B* F" ]" y# d5 M3 U3 H比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ

finster

這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
: i# n+ x8 @, F! c% D3 R2007年那篇算是比較早期的作法了
: o7 B4 }1 e, `6 f且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大
後來仔細追究,發現是

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jackrabbit

跟bias條件有關
W/L=40000, Id=10uA, PMOS是bias在weak inversion
gm 本來就大
* B# U" i6 N% F! z2 `至於模擬的方式, PMOS source 接3V, drain 接2.8V
掃gate電壓看電流, 找Id=10uA下的gm
% k8 @' i: \! t) Q; ~: |前提是你的spice model 有cover weak inversion (通常不太準~)