M0 M3 M4 Soft IP Cores For Sale

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├─AT420-DA-03001-r2p0-00rel0
│  └─docs
: P% N, P2 k5 H4 S/ u9 S7 M │          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
) y& |$ x' [& L/ C' q8 w' J' ? ├─AT420-DC-02008-r2p0-00rel0
│  └─docs
│          DII0194A_cortex_m3_r2p0_csg.pdf
│         
6 _' [8 U6 B8 g9 E ├─AT420-DC-13001-r2p0-00rel0
5 d# q4 N& D" L, `4 h │  └─docs

│  │  │          CM3CodeMux.v
│  │  │          CM3flashmux.v
│  │  │          CM3ROMTable.v
│  │  │          CortexM3Integration.v
│  │  │         
│  │  ├─dapswjdp
  e6 V; }5 ]3 T7 u& t$ H │  │  │  │  README_DAPSWJDP
│  │  │  │  
│  │  │  └─verilog
- l. c: N, D# Y+ a/ ]  `7 r- P │  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
! H, u! y: b+ u( h1 H, b │  │  │          DAPDpApbSync.v
│  │  │          DAPDpClamp0.v
│  │  │          DAPDpEnSync.v
# O0 o' p- O: I# ^6 Y │  │  │          DAPDpIMux.v
1 X6 [; G  {  o7 H6 N9 W; s$ F7 |- t: B │  │  │          DAPDpSync.v
% P& o7 _* j  \$ D( j" v │  │  │          DAPJtagDpDefs.v
, @2 A* A3 z0 Q, I' p │  │  │          DAPJtagDpProtocol.v
4 @0 @" _9 H9 I- h0 f- ? │  │  │          DAPSwDpApbIf.v
* h3 i) T) M9 K9 b) B- V │  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
│  │  │          DAPSwDpSync.v
, \! T! a, b2 F" A │  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
# q" }; V8 g2 o$ Z' b( X/ h+ u │  │  │          DAPSwjWatcher.v
' a7 ^5 C+ y- N. B# w- g; K │  │  │         
4 j7 N7 M5 S9 m1 f2 `! X │  │  ├─models
│  │  │  └─cells
│  │  │          CM3ClkGate.v
│  │  │          CM3EtmClkGate.v
│  │  │          CM3Sync.v
│  │  │         
/ E& E9 C) E: F │  │  └─tbench
│  │      └─verilog
7 [. b  F6 @; T* M0 d4 I: d; b │  │              AhbToApb.v
│  │              AtbLogger.v
│  │              BusMatrix.v
& p- X" o, }" G7 L: J/ h │  │              ClkReset.v
│  │              CM3BusComparator.v


' X5 b" V; L8 \) ]# p5 n  h │      │  │  exclude_list.sc_waitstate

" k# _% |& n4 e- W8 |/ ~; O! s             │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
9 |4 ~0 @( y  F- R# }             │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
             │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
             │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
0 L3 I2 N/ E& k0 I- |             │      │  
# T0 L3 T. M- S1 m3 h" D( p             │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
             │              cells_1.geo
% W0 p# j, O+ d" W$ j" {4 ]$ Y             │              cells_1.pwr
( P: _2 n8 h2 G) _8 b+ y             │              index.cli
             │              README.TXT
7 X2 ^5 q5 A4 u* t6 c             │              rulesets
             │              VERSION.TXT
             │              vias_1.geo
             │              
& ^  ^8 J' e# [" |2 e6 m5 L5 G             └─tsmc
0 ~9 X' x2 p% `: p* W& u1 J: g                 └─t-n90-lo-sp-002-f1_1_6a_20060914
                     └─6X2Z
9 D# z- u, C, ?( Y                             corner.defs
& F) x. ~7 d2 @- W
' @" k- ~$ R+ e├─integration_kit
6 k2 h2 k- ]3 A/ B │  ├─logical
- w: d4 |/ n/ n% _/ y8 x' m │  │  ├─cm0ikmcu
│  │  │  └─verilog
│  │  └─tbench
│  │      └─verilog
│  └─validation
8 _% F5 l* ~) H4 B1 m │      ├─glogs
: w+ x, L% W6 \& ` │      ├─logs
│      ├─mdk
) ]& d; c6 j+ |) G │      ├─srpg
7 {- Q) p7 d5 m) {9 v6 [% e │      ├─tests
# W; f& K  U2 m. u  E5 _! K │      │  └─CMSIS
0 S% T5 @0 q6 G │      │      └─Core
! b# T5 Q2 ?. M( A │      │          ├─CM0
/ G8 Q! e- I& l6 m! [( f7 e │      │          └─Documentation
│      └─vectors
├─ipxact
$ l' J% T4 X6 s │  ├─busdefs
8 Z  K5 W( Z; R │  │  ├─amba.com
4 @" L$ d8 R" X' `2 ? │  │  │  └─AMBA3
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3 l7 h# c  N/ C3 R5 G& U/ K │      └─arm.com
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