IC Layout外包需求

frankie0315

[好康相報] IC Layout外包

; P# W* P- k  m: xdear all ,
7 O( x4 o1 k  q+ [
8 M' t, q( v8 c* H% d) X% m請問有誰有接ic layout外包案件 ,

目前需求 2位駐場人員, 時間為 11月中至明年一月底.

/ ~8 {9 t2 J: `7 ]需要進廠支援, 若是有相關的訊息煩請提供.
! S  ]! }) M" O: X9 T6 o( D
2 S  `  z0 Y9 t* K& V; W$ I, x4 h: L) x請各位幫幫忙

thanks

Frank

ranica

模拟版图工程师
公      司：A famous IC company
6 n3 Y2 n- ^3 A9 y工作地点：苏州

- n* h9 V+ m- p职位描述
. T6 ^, Z; U2 \- t- L$ w: E+ ?9 ^工作岗位: 模块级模拟电路版图设计,包括物理验证.
- N" c. {/ D* @! G+ B1 G" u: Q
1 G( T! A6 R# P4 O, ~职位要求:
3 q% h4 \5 b; R: P1. 模拟IP版图的规划和版图实现. 理解原理图到版图的转换过程.
2. 熟练掌握物理验证,包括DRC/LVS/LPE/ANT等的检查原理和过程.
3. 能读懂和编写物理验证规则和检查教本
4. 有实际设计若干模拟IP和流片验证经验,
$ y/ ]9 d5 c! b0 j- L5. 学历本科或以上
6. 一年以上模拟版图设计经验

ranica

数字版图工程师
, }4 D% s) C; t. T6 @, v2 R2 `公      司：A famous IC company
: p, s6 n4 e) \2 O; A工作地点：苏州

职位描述
6 _9 x- _; N# c- t# w7 e工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片.

/ v0 ^3 m1 y# ^8 S8 x, ~职位要求:
1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程.
2. 有数模混合芯片物理集成经验.
) y1 c; |/ W; v% e3. 有低功耗设计经验,使用过UPF和MMMC流程设计.
% r. q. Z& w8 O, n2 }4 t6 }0 |4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历.
" d! b7 V3 Z, E! N5. 积极主动,团结合作, 有独立解决问题的能力,
! S' K3 C' @) J* {$ `9 V6. 学历本科或以上
7. 两年后端工作经验

ranica

Senior Layout Engineer
4 r& I4 n4 l* h公      司：A famous European IC company
, |  q$ ?3 S4 B1 X; g工作地点：上海

1 m4 j. [' B, D8 M( ^0 SJob description  
3 f/ z& Q, a2 V: G/ p$ U- layout of analog building blocks  
- place & route of digital circuits  
- floorplan and toplevel layout  
- bond sheet assembly  
- layout verification and finishing  
- coach junior engineers  

Required knowledge competencies and attributes  
- master or bachelor degree in microelectronics  
/ x1 s/ A: w/ F" Z9 `- > 5ys experience in IC layout  
- good understanding of semiconductor physics  
- experience in full layout flow  
- experience with Cadence/Mentor based tool chain  
- Y( ?  u9 P; }- very good communication skills  
0 Y6 K) i7 A1 I" E/ ^/ G6 X- flexibility and good capacity for team work  
- foreign languages: English, German (not a must)

ranica

FAE
公      司：NO.321-A Semiconductor Company
工作地点：厦门
4 _5 x& F3 g1 E" l% F5 B0 P+ @
岗位职责：
: v* p" s9 C7 \$ Y1、协助市场部参与芯片的定义、评估和市场推广
' ?3 W, z2 ^/ P) j" E2、负责客户方案的设计、demo 板的设计及生产
+ R+ w8 D. O1 R, b. j4 q6 N; K3、解决客户反馈的各种技术问题
" J* U1 F7 z3 `  T& G, m8 T4、重要客户的项目设计及协助电源产品的生产
9 \( W& ]: _. k- W5、代理商的 FAE 培训及管理
, M" x9 m- }( e, m6、完成销售部申请的 Demo 板

* E6 y8 H6 d4 W* |6 n任职要求：
0 i8 H, F" E' O/ O0 m5 k1、大专及以上学历，计算机及电子、通讯等相关专业毕业
2、在开关电源领域2年以上工作经验
3、扎实的电路理论基础，能熟练应用电路知识设计各种电源方案
4、能熟练应用Layout、电路仿真等相关的计算机软件
5、较强的电路调测经验和动手能力，能熟练使用各种常用的电子仪器
, W0 b  w, ~% F& U2 t6、具有良好的沟通能力和团队合作精神

sophiew

模拟版图工程师
公      司：A famous IC company
1 ]7 D  u+ c1 B  Q工作地点：苏州
) h, c7 t+ v8 q/ c/ w6 b* U
1 s8 Z/ F3 m1 h7 v职位描述
工作岗位: 模块级模拟电路版图设计,包括物理验证.

职位要求:
9 r8 K5 O. t4 z4 K# @! ~% D) B1. 模拟IP版图的规划和版图实现. 理解原理图到版图的转换过程.
- `" G6 n7 v' @- A% M2. 熟练掌握物理验证,包括DRC/LVS/LPE/ANT等的检查原理和过程.
2 ~  ?7 V/ s$ I$ m' l, F5 }4 k3. 能读懂和编写物理验证规则和检查教本
4. 有实际设计若干模拟IP和流片验证经验,
! ^, H3 i$ |0 \* ^6 g! x# R5. 学历本科或以上
4 {$ b* v( c2 ^; }3 p9 @6. 一年以上模拟版图设计经验

sophiew

数字版图工程师
6 h) C4 T) a+ r公      司：A famous IC company
0 w3 _+ H7 I6 f& ~& @工作地点：苏州
3 P1 j4 y7 G/ Z4 P& ^( N
职位描述
7 m) ^+ v$ h/ M* y, L6 a工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片.

1 ?5 ]  F) Y& e0 \4 w% Q职位要求:
1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程.
2. 有数模混合芯片物理集成经验.
5 h# h) ~; W5 z! k' N) h0 e3. 有低功耗设计经验,使用过UPF和MMMC流程设计.
' c4 m& w, i% |4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历.
, m8 R0 N% z. f8 o, ~5. 积极主动,团结合作, 有独立解决问题的能力,
6. 学历本科或以上
7. 两年后端工作经验

jcase

【專案詳細】       

讓接案方清楚了解專案內容可篩選出更合適的人才、大幅提升成交率；建議您依照下列格式詳細填寫！

4 ?3 k5 x& L5 J" h1.工作內容：發包電熱片溫度感測電路，需含電路設計，電路圖繪製，零件選購與Sample PCB製作
( I. v7 x- W& j7 X- ~( @2.配合時間：2014/5/1 ~2014/5/30
, }6 `& H8 j; g, h3.配合地點：以台北縣市為主，因方便討論
* t$ J4 y# V0 ^4.專案預算：依接案方報價
2 T( \( r' F# f' Z5.注意事項：       

# \! P3 F( W' V7 `0 r6 ]1 \【所需專長】        熟悉繪製電路板，並需洗板子與將Sample PCB製作

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詰鎧科技
5 @7 D6 D$ N8 S6 y3 q細拓科技
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ranica

Sr. Layout Engineer /Staff Layout Engineer

6 D: T' ]6 ~6 D2 s6 o' ~  O7 [公      司：one famous IC company
6 a; g  p, f& m2 i工作地点：上海
- ^7 v) J" I. ^) K/ [6 q
, v, ^- B, X# P# VJob Requirements:  
! Y7 ?1 n6 [' A7 ^! \-Work with circuit designers to build physical design floor-plan;  
-Complete the physical layout design with the constraints of circuit design requirements;  
-Verify the physical layout design to meet both circuit design requirements and process requirements;  
-Use the advanced technologies to improve layout design quality and efficiency.  

Qualifications:  
-College degree (or above) in Electrical Engineering or other related engineering field;  
-At least 4 years experience in layout design field with rich tapeout experience;  
7 v' l; Z- x( Q0 M-Good understanding of basic electronic principles dealing with circuit and layout design;  
-Familiar with IC layout methodologies, flows and CAD tools such as Cadence virtuoso layout, Caliber physical verification;
. V1 ^# L3 {% l. t6 I( D-Prefer experienced in PLL and IO design  
" \% l7 ~0 R1 f) K4 q* S' C  @-Patient, A good team player, Good communication skills;  
: ]! V  A! _+ v* m4 O: W. t1 {-Can communicate with both written and spoken English.

jcase

1.根據數位電路結構和所用基本邏輯單元的特性，類比分析電路的邏輯功能、延遲特性以及電路中是否存在冒險競爭情況等。
& T8 L; O0 [4 ^2.根據電路拓撲結構和電路中所用的元器件參數，類比分析該電路的直流、交流和瞬態等各種特性，並進行靈敏度分析、成品率類比和最壞情況分析等特殊類型的分析。
) {: C' d) B* [' l5 L# O3 L3.設計某些特定類型的電路
- z! C: K! w+ D5 o2 J4.自動佈局佈線功能
( q' {1 z1 t1 L+ b& K! L  n5.對繪出的電路圖進行電連接規則核對總和各種統計報表生成等
6.將多種型號的器件符號及特性參數值存放在資料庫中，並可擴展資料庫內容，添加新的器件符號
3 N6 S8 X! v  H: D

! h+ u4 T3 i! a合作面議。能者與意者請email研發簡歷與chip123聯絡。