verilog clock generator question

jyunwei

Hi

My clock generator is as follow

$ k) H+ H6 `0 l1 E- a2 \3 T`timescale 1ns/10ps

" ~' R- p" [0 g. s`define period 15
% E# S- a2 Z' |: \, X8 t
module test();
# J: v% D' Q' l' hreg clk;
) X/ D- U' e7 a/ V
7 P/ {2 b5 Q5 ]! D% Q  binitial begin
3 C* x! [( s: \, W* D, k: Eclk = 0;
4 m4 D3 k- ?2 Cforever #(`period/2) clk = ~clk;
7 Z9 l6 m! A" S. r1 H) rend

6 T+ [  P- _2 D0 Q: Q6 R( q
: z% s" M. u5 vBut i check the waveform the clock period is always 14ns.
# {4 I: m- x% Q8 ]% d
Could anyone help me the question ?

' T" z& M. N2 K6 P% H+ O5 |1 C& KThanks

endmodule

card_4_girt

! `( S) M1 g5 q' X! t& Q1 g$ ~
verilog好像不能這麼做
因為你的period = 15
2 {7 y4 l& `7 N- D8 A' _當使用period/2時，他也只能取最接近整數
7 j' c% T9 K! H$ j6 B6 B) I所以就會造成你說的這個現象(period/2 = 7而不是7.5)

網路上是有人做過週期2N+1的波形
- j8 R/ j1 {" T6 D9 K建議你先去爬文看看
這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理
: }$ i5 d3 M" ^$ z5 E0 v% ~$ N/ j
4 v1 }" `9 v8 v% s$ B+ Q9 c. X& f- T, h或是就乾脆改程period=14也比較簡單
2 }. @/ Z6 L  C9 |* y
不知大大有何理由一定要讓period=15不可？

card_4_girt

抱歉！
我好像誤解了你的問題
1 O: a5 m, Y3 P# `) F- k+ P- Y& y真正原因應該是x/2的分母是整數，所以結果也會是個整數
  M% b+ ^5 i1 ?% i/ I9 Z4 L剛跑個例子試過
也許應該要改成
forever #(period/2.0) clk = ~clk;
/ l8 W! S) l% a: u2 S或
forever #(0.5*period) clk = ~clk;
1 b1 i* F6 T8 q' {  v+ H' Q
不過精準度應該調到100ps就可以了，不用10ps
也就是 `timescale 1ns/100ps

如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式