verilog clock generator question

jyunwei

Hi

) {& C7 e/ V6 T4 ~My clock generator is as follow

9 O& h; c% i" m  o`timescale 1ns/10ps

5 L: A' K" n$ g2 C7 W`define period 15

module test();
reg clk;

initial begin
clk = 0;
3 H3 }9 j8 n% U) ~* H& b+ oforever #(`period/2) clk = ~clk;
0 E0 e. D; f0 p: N/ Rend
; k$ Z2 e6 r/ h% U. q4 v$ T4 z
1 G0 d6 F) W# `0 j- g
7 x& q/ n) N6 i4 vBut i check the waveform the clock period is always 14ns.
" k1 d. o* Y4 l
0 B3 d# ~2 l1 `9 O! wCould anyone help me the question ?
/ v. d  p3 ]" c" `
Thanks

' _: i1 Y% C4 n. i3 @# H0 L+ W. uendmodule

card_4_girt

verilog好像不能這麼做
, ]+ q4 r6 {; d6 O  @4 u% ?因為你的period = 15
, g& v' Q+ H" u: g; l, {# L2 I當使用period/2時，他也只能取最接近整數
所以就會造成你說的這個現象(period/2 = 7而不是7.5)

/ O- Q3 }  l' J5 k) m網路上是有人做過週期2N+1的波形
建議你先去爬文看看
這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理

或是就乾脆改程period=14也比較簡單
( ]! C8 S8 M: `3 m  `- ]
不知大大有何理由一定要讓period=15不可？

card_4_girt

抱歉！
我好像誤解了你的問題
真正原因應該是x/2的分母是整數，所以結果也會是個整數
剛跑個例子試過
也許應該要改成
5 I/ w% {( G& J5 a* ]6 U2 W/ pforever #(period/2.0) clk = ~clk;
2 |9 g( B3 k- `% U- S2 c或
' A- A% f0 d/ R* _) q5 }: C2 Cforever #(0.5*period) clk = ~clk;
( U! n. D0 f" B4 \' `% c1 V7 E1 ?
( }: _! [# |6 V1 o8 |) K" _* `不過精準度應該調到100ps就可以了，不用10ps
, `9 u* J9 c7 `$ h8 j2 ~也就是 `timescale 1ns/100ps
3 ~, S% q  _4 m5 v# c4 x
如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式