verilog clock generator question

jyunwei

Hi

My clock generator is as follow

`timescale 1ns/10ps
1 @/ J6 m1 G" D7 z' T6 M
`define period 15
  q8 u& Y9 f/ o  O& Z
9 x' Z% [' F' O) P6 rmodule test();
reg clk;

initial begin
clk = 0;
forever #(`period/2) clk = ~clk;
end

, x2 @# v3 w" A9 o" M0 r; Y
But i check the waveform the clock period is always 14ns.
, _0 \1 z5 _6 }4 D$ x, D4 @4 t
Could anyone help me the question ?
- s( v' E9 t# A/ D" s
7 E! R1 S* Q% dThanks
2 }+ Q  l7 m% v' ~2 J1 Q& o: C
: R$ M& W$ v2 u! [& e) M' S1 {4 eendmodule

card_4_girt

抱歉！
我好像誤解了你的問題
' E% h/ p  C8 \2 ?真正原因應該是x/2的分母是整數，所以結果也會是個整數
剛跑個例子試過
也許應該要改成
forever #(period/2.0) clk = ~clk;
或
forever #(0.5*period) clk = ~clk;

% P) z; _# w; l( ?* J不過精準度應該調到100ps就可以了，不用10ps
+ a" K( `. K. y) _  ^/ G- n也就是 `timescale 1ns/100ps

如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式

card_4_girt

verilog好像不能這麼做
因為你的period = 15
當使用period/2時，他也只能取最接近整數
所以就會造成你說的這個現象(period/2 = 7而不是7.5)
; C3 u& h9 L* g: {# _3 Z
% t0 _' V# C, U5 W3 k* s網路上是有人做過週期2N+1的波形
5 g( o6 B  S4 |  D% @建議你先去爬文看看
" _/ Q$ A5 h9 \. B. f這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理

! h' M( q8 A$ F8 _或是就乾脆改程period=14也比較簡單

( j- U2 i/ O7 }& u1 ?- L4 d不知大大有何理由一定要讓period=15不可？