verilog clock generator question

jyunwei

Hi
" a4 N: Q$ p# }) `/ F
My clock generator is as follow
) P! }' q* Z* D
9 o# G1 W4 ^9 n* a0 T8 e`timescale 1ns/10ps

`define period 15

4 o3 u  z6 O5 k3 K, Z3 Amodule test();
% F) {9 R8 q9 ?+ ^4 w/ Freg clk;
; _4 h8 U! |: G2 J: p' `! H; t
+ B$ m3 w* Y+ ^4 P5 vinitial begin
6 t$ ]  H3 g! w& [clk = 0;
- ?. D! x3 q7 m( X# d# {, Xforever #(`period/2) clk = ~clk;
* A7 P2 a6 t; p* S4 ]/ Mend


: j$ M$ n3 j7 j+ H# kBut i check the waveform the clock period is always 14ns.

1 |9 L$ G4 _0 J6 x- R: [; [Could anyone help me the question ?

Thanks

endmodule

card_4_girt

/ B/ P& s1 k+ Q$ wverilog好像不能這麼做
5 [( F" y6 u1 K9 @' ?  P) L" r因為你的period = 15
# m1 E  g( |0 d7 S& m當使用period/2時，他也只能取最接近整數
% B1 y1 @7 R3 W$ P所以就會造成你說的這個現象(period/2 = 7而不是7.5)
# S. B( y$ h& a  B
1 Y6 c% k8 P  i$ c網路上是有人做過週期2N+1的波形
建議你先去爬文看看
這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理
& \  @* I0 L1 ?5 b8 }6 n8 H4 q( X  C
或是就乾脆改程period=14也比較簡單

不知大大有何理由一定要讓period=15不可？

card_4_girt

抱歉！
. T" _6 G2 U# k( p& I我好像誤解了你的問題
: B$ ]2 b: a/ F真正原因應該是x/2的分母是整數，所以結果也會是個整數
+ x- j8 J. E! z剛跑個例子試過
也許應該要改成
forever #(period/2.0) clk = ~clk;
7 ~) T/ |. ^6 N4 J0 o$ _1 ?或
forever #(0.5*period) clk = ~clk;

) s6 a9 G, D8 p  [1 F. m不過精準度應該調到100ps就可以了，不用10ps
也就是 `timescale 1ns/100ps
1 y' f3 i5 f- @& b6 X1 I0 q
* B& A- W2 i: [8 q8 p+ H如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式