verilog clock generator question

jyunwei

Hi

My clock generator is as follow

`timescale 1ns/10ps

`define period 15
. y8 u" n8 R/ F- p
' L: {- }6 Y8 A8 V& gmodule test();
reg clk;
$ O0 Z7 n& |2 `' r+ q
initial begin
9 H0 p. Z5 u9 @4 d' nclk = 0;
forever #(`period/2) clk = ~clk;
end
" R. U& }% M5 B' N+ M
: _6 S. P- t& B/ t5 k" O0 u) W- |
But i check the waveform the clock period is always 14ns.
, v: U: P( }% m5 h- A" j3 }1 H
Could anyone help me the question ?

Thanks
! Y& g! r4 |  b: t- }  Z9 Q4 T( ~
endmodule

card_4_girt

抱歉！
我好像誤解了你的問題
真正原因應該是x/2的分母是整數，所以結果也會是個整數
' u/ N3 V5 N! y7 K% u剛跑個例子試過
也許應該要改成
1 l$ O2 m# [! s$ J* k/ Y' o) ?3 {5 E+ Bforever #(period/2.0) clk = ~clk;
9 ]6 a: f, J% W3 M1 T4 }! W或
forever #(0.5*period) clk = ~clk;
% a9 f. h9 E% f' b
不過精準度應該調到100ps就可以了，不用10ps
  z; L* x* q- h5 F2 Z: E也就是 `timescale 1ns/100ps

3 z0 [5 D* V- H, F) \' L! h) v如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式

card_4_girt

0 h6 d+ o" ~: z
verilog好像不能這麼做
& f# i1 O) l! K+ f  P因為你的period = 15
當使用period/2時，他也只能取最接近整數
所以就會造成你說的這個現象(period/2 = 7而不是7.5)
5 a# {+ E, E9 g) T
7 [# D* ]2 V2 ~# R  \/ K' d/ {. \網路上是有人做過週期2N+1的波形
建議你先去爬文看看
這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理

5 x$ L5 c# F* u! S或是就乾脆改程period=14也比較簡單
  B* Q- ]. W2 Y" @6 ^0 `( z
' t4 j, \0 g6 X8 C3 `( N/ E. V不知大大有何理由一定要讓period=15不可？