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[問題求助] T18 DRC LUP3.1g_1.8V

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1#
發表於 2013-10-7 23:48:56 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
本帖最後由 aj002547 於 2013-10-7 11:51 PM 編輯
* U) @+ t) J8 z+ q6 o; s
! \" n1 @' A9 B: N* V各位先進好, 小弟有遇到一DRC錯誤不只如何解, 想請教各位4 f& M( Z& X% U$ g4 T
% {. f2 C: f/ n$ t+ c. Q
圖片的反向器輸出有接至PAD, 但cell都是畫好的,
7 E+ R4 Z) R# y$ S% e
( l0 |' Q  a7 x2 S% b, l2 R% K6 n4 I難不成真的要把這塊拆開然後拉開到他所指的3um這麼長距離嗎?
  j$ T$ L' ]8 o- b$ o) q5 J7 U  u5 b) |0 }& \
還請各位先進有處理過的幫忙, 謝謝
0 y- `; D7 F$ n$ Z/ l/ K# [+ U# j' P) V% N

# J# W% `- L1 ?  W" l
1 F( Z- O: }: Y  {4 N! e1 q: B- g4 q" R' p: }5 i5 X' T
highline處為紅色框起部分
+ }2 [7 u! O" Q$ L" Z

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推薦
發表於 2013-11-8 07:39:24 | 只看該作者
您好:7 J7 a( A" q, ~
/ b& J6 j! V5 G8 q7 w
       我簡單的按照DRC RULE上的字義跟分享一下我的看法,應該是說如果你的N/PMOS有直接接到PAD的話,你的NMOS就必須要圍上DNW,而且DNW跟你的PMOS的NW必須距離3um以上。
* ]* J" k+ \! H( ^. n1 k" H" ~! h: i1 W5 }5 j1 T
        我猜這應該是為了ESD所設的RULE,因為在PAD附近較易有大電流,故拉開N/PMOS以防止LATCH UP產生。
$ U$ h) y6 f5 V1 D' J$ F3 k7 `. t2 r5 ^" Z, X$ k% S
以上希望對你有幫助。
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3#
發表於 2014-5-21 18:14:38 | 只看該作者
LUP  廠 rule2 s) I) X0 P+ a

" R  d) P4 y, s; B: Q( @8 T; Wspace  between the NMOS and the PMOS
4#
發表於 2014-5-21 19:14:49 | 只看該作者
請把PNMOS 拉開 並為一個完整的ring
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